特許
J-GLOBAL ID：200903061120964164
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
内原 晋
公報種別：公開公報
出願番号（国際出願番号）：特願平3-212527
公開番号（公開出願番号）：特開平5-054633
出願日： 1991年08月26日
公開日（公表日）： 1993年03月05日
要約：
【要約】【目的】ディジット線対間結合容量による雑音電圧を低減し、かつ消費電力を低減する。【構成】各ディジット線DL1〜DL4をそれぞれ2分割してディジット線DL11,DL12、DL21,DL22、DL31,DL32、DL41,DL42とする。分割されたディジット線DL11-DL12,DL21-DL22間にこれらの接続,非接続を制御信号Φ1により制御するスイッチングトランジスタQ1,Q2を設ける。同様に分割されたディジット線DL31-DL32,DL41-DL42間にこれらの接続を制御信号Φ2により制御するスイッチングトランジスタQ3,Q4を設ける。
請求項（抜粋）：
行方向列方向にマトリクス状に配列された複数のメモリセル、これらメモリセルを列方向に所定の単位ごとに選択状態とする複数のワード線、並びに前記複数のメモリセルと行方向の所定の単位ごとに接続し前記ワード線により選択状態にあるメモリセルのデータを伝達する複数の対をなす第1,第2のディジット線及び複数の対をなす第3,第4のディジット線を備えたメモリセルアレイと、このメモリセルアレイの第1の側に配置され前記各対をなす第1,第2のディジット線間の信号をそれぞれ対応して増幅する複数の第1のセンス増幅器と、前記メモリセルアレイの前記第1の側と相対向する第2の側に配置され前記各対をなす第3,第4のディジット線間の信号をそれぞれ対応して増幅する複数の第2のセンス増幅器と、前記複数の第1のセンス増幅器のデータを選択的に入出力する第1の入出力回路と、前記複数の第2のセンス増幅器のデータを選択的に入出力する第2の入出力回路とを有する半導体記憶装置において、前記各第1〜第4のディジット線のほぼ中間でこれら各ディジット線と接続するメモリセルの数がほぼ同数となるようにそれぞれ分割し、前記各第1,第2のディジット線の分割したディジット線間を第1の制御信号によりそれぞれ対応して接続状態,非接続状態とする複数の第1,第2のスイッチングトランジスタと、前記各第3,第4のディジット線の分割したディジット線間を第2の制御信号によりそれぞれ対応して接続状態,非接続状態とする複数の第3,第4のスイッチングトランジスタとを設けたことを特徴とする半導体記憶装置。
IPC (2件)：
FI (2件)：
G11C 11/34 362 B
, G11C 11/34 301 F
