特許
J-GLOBAL ID：200903061204437674
高集積半導体メモリ装置のキャパシター製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
小堀 益
公報種別：公開公報
出願番号（国際出願番号）：特願平4-339291
公開番号（公開出願番号）：特開平6-151756
出願日： 1992年12月18日
公開日（公表日）： 1994年05月31日
要約：
【要約】【目的】 半導体メモリ装置のキャパシター製造方法を提供する。【構成】 半導体基板全面に導電層を形成する工程と、前記導電層全面に第l物質層を形成する工程と、前記第1物質層全面に半球形のグレ一ンを有する多結晶シリコン層を形成する工程と、前記多結晶シリコン層を食刻マスクとし、前記第1物質層を食刻対象物とした食刻工程を結果物全面に行うことにより、第l物質層パターンを形成する工程と、前記第1物質層パターンを食刻マスクとし、前記導電層を食刻対象物とした異方性食刻を結果物全面に行い前記導電層を部分的に除去する工程と、各セル単位で前記導電層を限定する工程と、前記第1物質層パターンを除去する工程を備える。【効果】 これにより、簡単な工程で大きなセルキャパシタンスを製造できるので、64Mb級及び256Mb級に高集積化されて行く半導体メモリ装置に適用可能である。
請求項（抜粋）：
半導体メモリ装置のキャパシター製造方法において、半導体基板全面に導電層を形成する工程と、前記導電層全面に第1物質層を形成する工程と、前記第1物質層全面に半球形のグレーンを有する多結晶シリコン層を形成する工程と、前記多結晶シリコン層を食刻マスクとし、前記第1物質層を食刻対象物とした食刻工程を結果物全面に行うことにより、第1物質層パターンを形成する工程と、前記第1物質層パターンを食刻マスクとし、前記導電層を食刻対象物とした異方性食刻を結果物全面に行い前記導電層を部分的に除去する工程と、各セル単位で前記導電層を限定する工程と、前記第1物質層パターンを除去する工程を備えてなることを特徴とする高集積半導体メモリ装置のキャパシター製造方法。
IPC (2件)：
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