特許
J-GLOBAL ID：200903061213091209
完全連想キャッシュメモリおよびキャッシュメモリ装置
発明者：
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出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-080037
公開番号（公開出願番号）：特開平6-131265
出願日： 1993年03月15日
公開日（公表日）： 1994年05月13日
要約：
【要約】【目的】 対応入力についての検索の前のアドレス変換による遅延を伴わずに仮想アドレシングを可能にする。【構成】 仮想アドレシング用の完全連想キャッシュメモリはデータRAM(50)、夫々主メモリ内の物理ページを識別するためのアドレス変換を必要とする仮想ページアドレスを保持するための第1CAMセルアレイ(51)、仮想および物理アドレスについて同一であるライン・イン・ページアドレスまたはワード・イン・ページアドレスを保持する第2CAMセルアレイ(52)、上記第1アレイ(51)内の仮想ページアドレスに対応する主メモリについての物理ページアドレスを保持する物理アドレスメモリ(53)、を含み、上記第1アレイ(51)は第1CAMセルアレイからのヒット出力に応じて物理アドレスメモリをアクセスするために物理アドレスメモリ(52)にそして第1および第2CAMセルアレイ(51,52)からのヒット出力に応じてデータRAM(50)にアクセスするために第1および第2アレイ(51,52)とデータRAM(50)の間に接続する制御回路(57)に接続する。
請求項（抜粋）：
データRAMと、夫々が主メモリ内の物理ページを識別するためにアドレス変換を必要とする仮想ページアドレスを保持するための第1CAMセルアレイと、仮想および物理アドレスについて同じままであるラインまたはワード・イン・アドレスを保持するための第2CAMセルアレイと、前記第1アレイ内の仮想ページアドレスに対応する前記主メモリ用の物理ページアドレスを保持するための物理アドレスメモリと、を含み、前記第1アレイは前記第1CAMセルアレイからのヒット出力に応じて前記物理アドレスメモリをアクセスするために前記物理アドレスメモリに接続すると共に前記第1および第2CAMセルアレイからのヒット出力に応じて前記データRAMをアクセスするために前記第1および第2アレイ間に接続した制御回路に接続することを特徴とする仮想アドレス用の完全連想キャッシュメモリ。
IPC (2件)：
引用特許：
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