特許
J-GLOBAL ID：200903061233139500
メモリ装置用インターフェース及び方法
発明者：
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出願人/特許権者：
代理人 (1件)：
山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平7-056807
公開番号（公開出願番号）：特開平8-045265
出願日： 1995年02月22日
公開日（公表日）： 1996年02月16日
要約：
【要約】【目的】メモリ装置とCPUの間のインターフェース及びメモリ装置の特定の寸法を提供する。【構成】本発明の電気回路は、ハウジングの縦方向に120個のピンを有する。メモリ装置のハウジングは縦約85.6mm、幅約54.0mmである。ハウジングの左右のソケット・インターフェース部分は、最小幅約3.3mmである。上側のソケット・インターフェース部分は最大厚さ約3.5mmであり、最小高さ約3.0mmである。下側のソケット・インターフェース部分最大厚さ約5.0mmであり、最小高さ約10.5mmである。
請求項（抜粋）：
コンピュータ・システムに結合したメモリ装置であって、上記メモリ装置と上記コンピュータ・システムとの間のインターフェースが、上記メモリ装置に対して行アドレスがアドレス・ライン上にあることを示す上記システムによって生成される行アドレス・ストローブ信号に対するアクセスを行う少なくとも1個のピンと、上記メモリ装置に対して接地電位を提供する少なくとも1個のピンと、それに続いて配置されており、読み出しサイクル中にメモリ・アレイ・アドレス位置に配置されたデータを含むメモリ装置によって生成された信号に対するアクセスを行うとともに書き込みサイクル中に上記メモリ装置に格納するデータを含む上記システムによって生成された信号に対するアクセスを行う少なくとも1個のピンと、それに続いて配置されており、上記システムから上記メモリ装置によって受け入れられる電源に対するアクセスを行う少なくとも1個のピンと、続いて次に順に配置され、上記メモリ装置に対して列アドレスがアドレス・ライン上にあることを示す上記システムによって生成された列アドレス・ストローブ信号に対するアクセスを行う少なくとも1個のピンと、上記システムから上記メモリ装置に受け入れられる電源に対するアクセスを行う少なくとも1個のピンと、続いて次に順に配置されており、上記システムによって生成され、上記メモリ装置に受け入れられるメモリ出力可能信号に対するアクセスを行う少なくとも1個のピンと、続いて順に次に配置され、電源に対するアクセスを行う少なくとも1個のピンと、上記システムから上記メモリ装置に受け入れられる電源に対するアクセスを行う少なくとも1個のピンと、続いて次に順に配置されており、読み出しサイクル中にメモリ・アレイ・アドレス位置に配置されたデータを含むメモリ装置によって生成された信号に対するアクセスを行い、書き込みサイクル中に上記メモリ装置に格納するデータを含む上記システムによって生成された信号に対するアクセスを行う少なくとも1個のピンと、続いて次に順に配置され、接地電位に対するアクセスを行う少なくとも1個のピンと、上記メモリ装置に対して接地電位を提供する少なくとも1個のピンと、続いて次に順に配置されており、上記システムによって生成され、上記メモリ装置によって受け入れられる信号に対するアクセスを行い、アクセスすべきメモリ装置内のメモリ・アレイ・アドレス位置を示す少なくとも1個のピンと、続いて次に順に配置され、接地電位に対するアクセスを行う少なくとも1個のピンと、上記システムから上記メモリ装置によって受け入れられる電源に対するアクセスを行う少なくとも1個のピンと、続いて次に順に配置されており、上記システムによって生成され上記メモリ装置によって受け入れられるメモリ書き込み可能信号に対するアクセスを行う少なくとも1個のピンと、上記システムから上記メモリ装置によって受け入れられる電源に対するアクセスを行う少なくとも1個のピンと、続いて次に順に配置されており、読み出しサイクル中にメモリ・アレイ・アドレス位置に配置されたデータを含むメモリ装置によって生成された信号に対するアクセスを行い、書き込みサイクル中に上記メモリ装置に格納するデータを含む上記システムによって生成された信号に対するアクセスを行う少なくとも1個のピンと、続いて次に順に配置され、パリティ・データに対するアクセスを行う少なくとも1個のピンと、パリティ・データ信号に対するアクセスを行う少なくとも1個のピンと、続いて次に順に配置されており、読み出しサイクル中にメモリ・アレイ・アドレス位置に配置されたデータを含むメモリ装置によって生成された信号に対するアクセスを行い、書き込みサイクル中に上記メモリ装置に格納するデータを含む上記システムによって生成された信号に対するアクセスを行う少なくとも1個のピンと、続いて次に順に配置され、電源に対するアクセスを行う少なくとも1個のピンと、を備えたメモリ装置用インターフェース。
引用特許：
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