特許

J-GLOBAL ID：200903061274604969

トレンチ構造を有する半導体装置

発明者： 森 昌吾
出願人/特許権者： 株式会社豊田自動織機
代理人 (2件)： 恩田 博宣 ,  恩田 誠
公報種別：公開公報
出願番号（国際出願番号）：特願2002-213935
公開番号（公開出願番号）：特開2004-055976
出願日： 2002年07月23日
公開日（公表日）： 2004年02月19日
要約：

【課題】オン抵抗の増加を招くこと無く、トレンチのコーナー部の閾値電圧Vthの低下を防ぐことができるトレンチ構造を有する半導体装置を提供する。【解決手段】MOSFET10はN+型の半導体基板11を備え、半導体基板11の主面にN型の第1の半導体層12が設けられ、第1の半導体層12の上面には、P型の第2の半導体層13が設けられている。第2の半導体層13の表層部の一部にN+型の第3の半導体層14が設けられている。第2の半導体層13を複数に分割するとともにコーナー部を有するトレンチ15が、第3の半導体層14の表面から第2の半導体層13の一部を貫いて第1の半導体層12に達するように格子状に設けられている。トレンチ15の内壁面にはゲート酸化膜16が形成され、トレンチ15を埋めるようにゲート電極Gが設けられている。トレンチ15の各コーナー部に閾値電圧の高いトランジスタ領域を形成するため、P+型の領域17が形成されている。【選択図】 図1

請求項（抜粋）：

第1導電型の半導体基板と、 前記半導体基板の主面に設けられた第1導電型の第1の半導体層と、 前記第1の半導体層の上面に設けられたチャネル領域形成用の第2導電型の第2の半導体層と、 前記第2の半導体層の表層部の一部に設けられた第1導電型の第3の半導体層と、 前記第3の半導体層の表面から前記第2の半導体層の一部を貫いて前記第1の半導体層に達するように設けられ、前記第2の半導体層を複数に分割するトレンチと、 前記トレンチの内壁面に形成されたゲート酸化膜と、 前記ゲート酸化膜上から前記トレンチを埋めるように設けられたゲート電極とを備えたトレンチ構造を有する半導体装置であって、 少なくとも前記トレンチが交差するコーナー部に閾値電圧の高いトランジスタ領域が形成されているトレンチ構造を有する半導体装置。

IPC (1件)：

H01L29/78

FI (6件)：

H01L29/78 652E ,  H01L29/78 652F ,  H01L29/78 652S ,  H01L29/78 653A ,  H01L29/78 655A ,  H01L29/78 655G