特許

J-GLOBAL ID：200903061303082667

半導体記憶装置

発明者： 冨嶋 茂樹
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-173452
公開番号（公開出願番号）：特開2000-011639
出願日： 1998年06月19日
公開日（公表日）： 2000年01月14日
要約：

【要約】【課題】 より少ない信号配線数で実現されるマルチバンク構成の半導体記憶装置を提供する。【解決手段】 本発明のメモリセルアレイ30は、列方向に沿って複数のバンクに分割される。さらに、各バンクは列方向に沿って複数のサブブロック50に分割される。同一グループに属するサブブロックは、同一の列アドレスを共有する。アドレス指定されたメモリセルへのアクセス動作は、サブブロックごとに実行される。サブブロックの活性化は、アドレス信号に応じてバンクおよび同一グループごとに活性化される信号に基づいて、サブブロックごとに設けられた制御回路で実行される。

請求項（抜粋）：

半導体記憶装置であって、行列状に配置された複数のメモリセルを含むメモリセルアレイを備え、前記メモリセルアレイは、第1複数個の列および第2複数個の行に配置される複数のサブブロックに分割され、互いに独立して読み出しおよび書き込み動作が行われる第1複数個のバンクを含み、各前記バンクは、列方向に沿って隣接して配置される第2複数個の前記サブブロックを有し、アドレス信号に応じて、対応するメモリセルを選択する行選択手段および列選択手段をさらに備え、前記行選択手段は、前記サブブロックごとに設けられ、対応する前記サブブロックを活性化させるメモリセル選択手段を含む、半導体記憶装置。

IPC (3件)：

G11C 11/401 ,  G11C 11/41 ,  G11C 11/407

FI (3件)：

G11C 11/34 362 H ,  G11C 11/34 301 E ,  G11C 11/34 354 D

Fターム (12件)：

5B015AA01 ,  5B015AA02 ,  5B015BA05 ,  5B015BA64 ,  5B015FA01 ,  5B015FA10 ,  5B024AA01 ,  5B024AA03 ,  5B024BA13 ,  5B024BA29 ,  5B024CA16 ,  5B024CA21