特許
J-GLOBAL ID：200903061320545808
同期整流用MOSFETの制御回路
発明者：
出願人/特許権者：
代理人 (3件)：
山口 巖
, 駒田 喜英
, 松崎 清
公報種別：公開公報
出願番号（国際出願番号）：特願2002-374305
公開番号（公開出願番号）：特開2004-208407
出願日： 2002年12月25日
公開日（公表日）： 2004年07月22日
要約：
【課題】導通損失低減効果を高め、装置効率の向上や小形軽量化を可能とする。【解決手段】絶縁形DC/DCコンバータの2次側に整流手段として設けられるMOSFET108(109)を制御する場合に、108(109)のドレインに第1のダイオードのカソードを接続し、そのアノードと108(109)のソースとの間に抵抗3を接続してその両端電圧を検出する。この両端電圧を第1〜第3の比較手段5,7,9によりそれぞれ第1〜第3基準値と比較することで、ゲート電圧の印加タイミングから零に低下させるまでの期間を第1の保持手段10で検出し、その出力と108(109)のオフ状態を検出する第2の保持手段12の出力とからゲート電圧を生成することにより、108(109)に負の電流が流れる殆どの期間でゲート電圧を発生できるようにし、導通損失を低減する。【選択図】 図2
請求項（抜粋）：
絶縁形DC/DCコンバータの2次側に整流手段としてMOSFETを用い、このMOSFETのソースからドレインに向かって電流が流れる期間に、MOSFETのゲート・ソース間にゲート電圧を印加するための同期整流用MOSFETの制御回路において、
第1の電流供給手段と、
この第1の電流供給手段の出力側にアノードが接続され、そのカソードが前記MOSFETのドレインに接続された第1のダイオードと、
この第1のダイオードのアノードとMOSFETのソースとの間に接続された抵抗と、
この抵抗の両端電圧を第1の基準電圧と比較する第1の電圧比較手段と、
前記抵抗の両端電圧を第2の基準電圧と比較する第2の電圧比較手段と、
前記抵抗の両端電圧を第3の基準電圧と比較する第3の電圧比較手段と、
前記第1の電圧比較手段の出力変化のタイミングから、前記第2の電圧比較手段の出力変化のタイミングまでの間所定の信号を保持する第1の保持手段と、
前記第2の電圧比較手段の出力変化のタイミングから、前記第3の電圧比較手段の出力変化のタイミングまでの間所定の信号を保持する第2の保持手段と、
前記第1の保持手段と第2の保持手段の各出力の論理積信号を増幅したものをゲート電圧としてMOSFETのゲート・ソース間に印加するゲート駆動手段と、
を設けたことを特徴とする同期整流用MOSFETの制御回路。
IPC (1件)：
FI (2件)：
Fターム (7件)：
5H730AA14
, 5H730AA15
, 5H730BB35
, 5H730DD04
, 5H730EE13
, 5H730FD01
, 5H730VV01
