特許

J-GLOBAL ID：200903061385834122

データ速度/フレーム変換回路

発明者： 伊藤 尚
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平6-162198
公開番号（公開出願番号）：特開平8-032543
出願日： 1994年07月14日
公開日（公表日）： 1996年02月02日
要約：

【要約】 (修正有)【目的】 少ないバッファメモリで実現できる高性能なデータ速度/フレーム変換回路を提供する。【構成】 フレーム同期信号TPI に基づき入力フレームデータDI より所定ビット長Lのブロックデータを所定間隔P(P>L)毎に抽出し、少なくとも所定ビット長Lの容量のバッファメモリ1に入力クロック信号φI により繰り返し記憶する書込制御部10と、その記憶データが書き替えられる前に読み出し、バッファメモリ2に入力とは異なるフレームフォーマットで順に蓄積する中間制御部20と、バッファメモリ2のフレームデータDO を出力のフレーム同期信号TPO に基づきクロック信号φO により読み出す読出制御部30とを備える。中間制御部20のクロック信号φM の速度は入力クロック信号φI の速度のL/P倍以上である。

請求項（抜粋）：

入力のフレームデータを異なる速度やフレームフォーマットに変換して出力するデータ速度/フレーム変換回路において、入力のフレーム同期信号に基づき入力のフレームデータより所定ビット長Lのブロックデータを所定間隔P(但し、P>L)毎に抽出し、これらを少なくとも所定ビット長Lの記憶容量を有する第1のバッファメモリに入力のクロック信号により繰り返し記憶する書込制御部と、第1のバッファメモリの記憶データが次のブロックデータにより書き替えられる前に該記憶データを読み出し、これらを第2のバッファメモリに入力とは異なるフレームフォーマットで順に展開蓄積する中間制御部と、第2のバッファメモリの前記展開蓄積されたフレームデータを出力のフレーム同期信号に基づき出力のクロック信号により連続して読み出す読出制御部とを備えることを特徴とするデータ速度/フレーム変換回路。

IPC (3件)：

H04J 3/06 ,  H04L 7/00 ,  H04L 13/08