特許
J-GLOBAL ID：200903061401512890
半導体集積回路装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平7-295220
公開番号（公開出願番号）：特開平9-139475
出願日： 1995年11月14日
公開日（公表日）： 1997年05月27日
要約：
【要約】【課題】 スタックド・キャパシタ構造のメモリセルを備え、ビット線と周辺回路の第1層目の配線をW膜/TiN膜/Ti膜の積層膜で形成するDRAMにおいて、メモリセル選択用MISFETに接続されるビット線の導通信頼性の確保と、周辺回路のMISFETに接続される配線のコンタクト抵抗の低減を両立させる。【解決手段】 ビット線BL用の接続孔24内に埋め込まれた多結晶シリコン・プラグ25の表面に形成されるTiシリサイド層35Bの膜厚を、多結晶シリコン・プラグ25とTiシリサイド層35Bの界面の剥離を防止するために120nm程度以下とし、周辺回路のpチャネル型MISFETQpのp型半導体領域11の表面に形成されたTiシリサイド層35Aの膜厚を、コンタクト抵抗を低減するために10nm程度以上とする。
請求項（抜粋）：
メモリセル選択用MISFETの上部に情報蓄積用容量素子を配置するスタックド・キャパシタ構造のメモリセルを備え、前記メモリセル選択用MISFETの半導体領域とビット線とを接続する接続孔の内部に前記半導体領域と同一導電型の多結晶シリコン・プラグを形成すると共に、周辺回路のMISFETの半導体領域に接続される配線と前記ビット線とを同一配線層のW膜/TiN膜/Ti膜で構成したDRAMを有する半導体集積回路装置であって、前記接続孔の内部の多結晶シリコン・プラグの表面に形成されるTiシリサイド膜の膜厚を120nm程度以下とし、前記周辺回路のMISFETの半導体領域の表面に形成されるTiシリサイド膜の膜厚を10nm程度以上としたことを特徴とする半導体集積回路装置。
IPC (2件)：
H01L 27/108
, H01L 21/8242
H01L 27/10 621 A
, H01L 27/10 681 B
