特許

J-GLOBAL ID：200903061448312415

SRAMセル

発明者： マーク エス ロダー
出願人/特許権者： テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-015397
公開番号（公開出願番号）：特開平6-151771
出願日： 1992年01月30日
公開日（公表日）： 1994年05月31日
要約：

【要約】 (修正有)【目的】 ソフトエラーの発生率が小さく低消費電力と高速度動作のSRAMセルを作製する。【構成】 本SRAMセルは:2個のNMOS駆動トランジスタ;2個のPMOS負荷トランジスタ;第1の電極50が前記駆動トランジスタの1つのゲート34を覆い、また第2の電極52が前記駆動トランジスタの別の1つのゲート40を覆っている第1と第2の底部キャパシタ電極50,52;前記第1と第2の底部キャパシタ電極を覆う誘電体材料の層68;第1の上部キャパシタ電極20が前記負荷トランジスタの1つのゲートを形成し、また第2の上部キャパシタ電極26が前記負荷トランジスタの別の1つのゲートを形成する、前記誘電体層を覆う第1と第2の上部キャパシタ電極20,26を含み、これによってキャパシタ電極が駆動トランジスタのゲート間に2個の交差接続されたキャパシタを構成する。

請求項（抜粋）：

SRAMセルであって、a.2個のNMOS駆動トランジスタ、b.2個のPMOS負荷トランジスタ、c.第1と第2の底部(bottom) キャパシタ電極、ここで前記第1の電極が前記駆動トランジスタの1つのゲートを覆っており、前記第2の電極が前記駆動トランジスタの別の1つのゲートを覆っており、d.前記第1と第2の底部キャパシタ電極を覆う誘電体材料の層、e.前記誘電体層を覆う第1と第2の上部(top)キャパシタ電極、ここで前記第1の上部キャパシタ電極が前記負荷トランジスタの1つのゲートを構成し、また前記第2の上部キャパシタ電極が前記負荷トランジスタの別の1つのゲートを構成し、それによって前記キャパシタ電極が駆動トランジスタのゲート間に2個の交差接続されたキャパシタを形成して、それによってセルの安定性の増大が図られ、を含むSRAMセル。