特許
J-GLOBAL ID：200903061451604176
PLL回路
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平5-047622
公開番号（公開出願番号）：特開平6-261224
出願日： 1993年03月09日
公開日（公表日）： 1994年09月16日
要約：
【要約】 (修正有)【目的】 位相差を検出し、相応する分周比でクロック信号を分周し帰還信号を生成し、所定時間以内に入力信号に同期したクロック信号を出力する。【構成】 入力信号10と帰還信号12間の位相差を検出する第一の位相比較器1と、低域フィルタ2と、所定のクロック信号11を発生する電圧制御発振器3と、第一の位相比較器1と並列に接続される第二の位相比較器4と、第二の位相比較器が出力する信号を入力し、クロック信号11の周期を最小単位としてデジタルデータに変換するデジタル変換部5と、デジタルデータに応じ記憶している所定のプリセットデータ13を出力するROMテーブル6と、ROMテーブル6より供給されたデータに応じ分周比を変えるとともに、該分周比に基づき、クロック信号11を分周した後、出力(帰還)信号12を第一の位相比較器1および第二の位相比較器4に帰還させるカウンタ7とでなる。
請求項（抜粋）：
入力する信号間の位相差を検出し該位相差に応じた信号を出力する第一の位相差検出手段と、前記位相差検出手段が出力する信号を入力し直流電圧に変換し出力する低域フィルタと、前記低域フィルタに縦続接続するとともに前記直流電圧により制御され所定の信号を発生し該信号を出力する電圧制御発振手段と、前記電圧制御発振手段の出力信号を分周するとともに前記位相差検出手段に帰還接続する分周手段とからなるPLL回路において、前記第一の位相差検出手段と並列に接続し入力する信号間の位相差を検出し該位相差に応じた信号を出力する第二の位相差検出手段と、前記第二の位相差検出手段が出力する位相差信号を入力しデジタルデータに変換し出力する手段と、入力したデジタルデータに応じ記憶している所定のデータを出力する記憶手段と、前記記憶手段より供給されたデータに応じ分周比を変える分周手段とからなり、前記第二の位相差検出手段が入力する信号間の位相差を検出し、検出結果に基づき出力する信号から得られるデジタルデータに基づき、相応する予め記憶している所定のデータを前記記憶手段より取り出し、該データに基づいて前記分周手段の分周比を変化させることにより、基準信号に対し、出力信号を分周した後帰還させた信号の位相差を減少させ、帰還信号を入力している基準信号に位相同期させることを特徴とするPLL回路。
IPC (3件)：
H04N 5/06
, H03L 7/087
, H03L 7/10
H03L 7/08 P
, H03L 7/10 A
