特許
J-GLOBAL ID：200903061459295407
表示装置の駆動回路
発明者：
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出願人/特許権者：
代理人 (1件)：
山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平4-230558
公開番号（公開出願番号）：特開平6-083286
出願日： 1992年08月28日
公開日（公表日）： 1994年03月25日
要約：
【要約】【構成】 シフトレジスタを分割した各レジスタブロックSR11〜SR1n間と各レジスタブロックSR21〜SR2n間にそれぞれNANDゲートTGを配置する。【効果】 レジスタブロックSR11〜SR1nとレジスタブロックSR21〜SR2nのみならず、各レジスタブロックSR間に配置されたNANDゲートTGにも冗長構成を採用することにより、このNANDゲートTGに異常が発生した場合にも修復が可能となり、表示装置の製造上の歩留り向上に貢献することができるようになる。
請求項（抜粋）：
シリアルに入力したデータをパラレルに変換してデータを出力するシフトレジスタを複数並列に接続した冗長構成の表示装置の駆動回路であって、並列接続された各シフトレジスタはそれぞれ同じ桁数ごとの複数のレジスタブロックに分割されていて、並列接続されたシフトレジスタの数と同数の入力端子と1つの出力端子とを有するゲート回路が、各シフトレジスタの分割されたレジスタブロック間にそれぞれ配置され、これら各ゲート回路の入力端子は当該シフトレジスタにおける前方に隣接するレジスタブロックの最終桁の出力と他のシフトレジスタにおける同じ桁位置で対応するレジスタブロックの各最終桁の出力とにそれぞれ接続され、かつ各ゲート回路の出力端子は当該シフトレジスタにおける後方に隣接するレジスタブロックの第1桁の入力と他のシフトレジスタにおける同じ桁位置で対応するレジスタブロックの各第1桁の入力とに並列に接続された表示装置の駆動回路。
IPC (3件)：
G09G 3/36
, G02F 1/133 550
, G09G 3/20
