特許

J-GLOBAL ID：200903061471803760

半導体記憶装置

発明者： 小山 貴史 ,  奈良 旭
出願人/特許権者： 株式会社日立製作所 ,  日立東部セミコンダクタ株式会社
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平6-298784
公開番号（公開出願番号）：特開平8-138393
出願日： 1994年11月08日
公開日（公表日）： 1996年05月31日
要約：

【要約】【目的】 チャンネルホットエレクトロン注入による書き込みを行うにもかかわらず、一括書き込み機能を有するフラッシュメモリ等を実現する。これにより、フラッシュメモリ等のパターンテストに必要な全ビット書き込みを効率化し、フラッシュメモリ等の試験コストを低減する。【構成】 フラッシュメモリ等の書き込みラッチWLを構成する単位書き込みラッチUWL0に、比較的小さな電流供給能力を有しメモリアレイの指定されたワード線を択一的に選択レベルとして行われる通常書き込みモードにおいて書き込み電圧を共通データ線CD0を介して選択メモリセルに伝達する第1の負荷MOSFETP1及びN1と、比較的大きな電流供給能力を有しメモリアレイの全ワード線を同時に選択状態として行われる一括書き込みモードにおいて書き込み電圧を共通データ線CD0を介して選択メモリセルに伝達する第2の負荷MOSFETP2及びN2とを設けるとともに、一括書き込みモードにおいて選択的に書き込み電圧を入力するための試験パッドTVPPを設ける。

請求項（抜粋）：

直交して配置されるワード線及びビット線ならびにこれらのワード線及びビット線の交点に格子状に配置される不揮発性のメモリセルとを含むメモリアレイと、上記メモリアレイの指定されたワード線を択一的に選択状態として行われる通常書き込みモードにおいて書き込み電圧を伝達する第1の負荷MOSFETと、上記メモリアレイのすべてのワード線を同時に選択状態として行われる一括書き込みモードにおいて書き込み電圧を伝達する第2の負荷MOSFETとを具備することを特徴とする半導体記憶装置。

IPC (5件)：

G11C 16/06 ,  G11C 29/00 303 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

G11C 17/00 309 E ,  G11C 17/00 510 F ,  H01L 29/78 371