特許

J-GLOBAL ID：200903061488674867

パワー電界効果トランジスタ及びその製造方法

発明者： 鈴木 隆司 ,  樹神 雅人 ,  上杉 勉
出願人/特許権者： 株式会社豊田中央研究所
代理人 (1件)： 布施 行夫 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-347742
公開番号（公開出願番号）：特開2001-168334
出願日： 1999年12月07日
公開日（公表日）： 2001年06月22日
要約：

【要約】【課題】 ボディ領域とシリコン基板との間にドリフト領域が位置していない構造を備えたパワーMOSトランジスタの製造方法を提供すること。【解決手段】 シリコン基板に形成されたn+型ドレイン領域10上にボディ領域となるp型シリコン層12を形成する工程と、p型シリコン層12に、n+型ドレイン領域10に到達するトレンチ18を形成する工程と、固相エピタキシャル成長により、トレンチ18内にドリフト領域となるn型シリコン層22を形成する工程と、を備える。

請求項（抜粋）：

半導体基板と、前記半導体基板の表面に位置する、第1導電型の第1ソース/ドレイン領域と、前記半導体基板上に位置し、電流経路となる第1導電型の第1半導体層と、前記半導体基板上に位置する、第2導電型の第2半導体層と、前記第2半導体層の表面に位置する、第1導電型の第2ソース/ドレイン領域と、前記第2ソース/ドレイン領域と前記第1半導体層との間の前記第2半導体層上に、ゲート絶縁層を介して位置するゲート電極と、含み、前記半導体基板と前記第2半導体層との間には、前記第1半導体層が位置していない構造をした、パワー電界効果トランジスタの製造方法であって、(a)前記半導体基板に前記第1ソース/ドレイン領域を形成する工程と、(b)前記半導体基板上に前記第2半導体層を形成する工程と、(c)前記第2半導体層に、前記半導体基板に到達するトレンチを形成する工程と、(d)固相エピタキシャル成長により、前記トレンチ内に前記第1半導体層を形成する工程と、(e)前記第2半導体層上に前記ゲート絶縁層および前記ゲート電極を形成する工程と、(f)前記第2半導体層の表面に前記第2ソース/ドレイン領域を形成する工程と、を備えたパワー電界効果トランジスタの製造方法。

IPC (3件)：

H01L 29/78 652 ,  H01L 29/78 ,  H01L 21/336

FI (5件)：

H01L 29/78 652 H ,  H01L 29/78 652 C ,  H01L 29/78 652 G ,  H01L 29/78 658 E ,  H01L 29/78 658 F