特許
J-GLOBAL ID：200903061495965486
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
林 敬之助
公報種別：公開公報
出願番号（国際出願番号）：特願平3-347276
公開番号（公開出願番号）：特開平5-183169
出願日： 1991年12月27日
公開日（公表日）： 1993年07月23日
要約：
【要約】【目的】 不揮発性メモリのセルの大きさを小さくする事。【構成】 コントロールゲートとなる導電帯膜の上に絶縁膜を積層し、絶縁膜・コントロールゲートとなる導電帯膜・フローティングゲートとなる導電帯膜をエッチングしゲート電極をパターニングする。その後でゲート電極の側壁に絶縁膜を形成し、自己整合的にソース・ドレイン上に配線を形成する。選択図において3、5、6、9、10、11はそれぞれフローティングゲート、コントロールゲート、絶縁膜、ソース・ドレイン、側壁絶縁膜、配線である。【効果】 ソース・ドレインと配線は自己整合的に接触するのでゲート電極とコンタクト孔との距離を考慮する必要がなく、不揮発性メモリの大きさは非常に小さくなる。
請求項（抜粋）：
浮遊ゲート電極膜と制御ゲート電極膜を有する不揮発性メモリにおいて、将来制御ゲート電極膜となる導電体膜の上に絶縁膜を形成する工程と、不揮発性メモリのゲート電極の形状に前記絶縁膜をエッチングする工程と、パターニングされた前記絶縁膜をマスクにして制御ゲート電極膜となる導電体膜をエッチングする工程と、浮遊ゲート電極膜となる導電体膜をエッチングする工程と、不揮発性メモリのゲート電極の上に側壁絶縁膜となる絶縁膜を形成する工程と、側壁絶縁膜となる絶縁膜をエッチングしゲート電極の側壁に側壁絶縁膜を形成する工程と、不揮発性メモリのソースまたはドレインの表面を露出する工程と、導電体膜を積層し前記露出した不揮発性メモリのソースまたはドレインの表面に接触する工程と、前記導電体膜をパターニングし配線層を形成する工程、とを有することを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 29/788
, H01L 29/792
