特許

J-GLOBAL ID：200903061501189469

半導体装置の製造方法

発明者： 大房 俊雄 ,  塚本 健人
出願人/特許権者： 凸版印刷株式会社
代理人 (1件)： 市之瀬 宮夫
公報種別：公開公報
出願番号（国際出願番号）：特願平4-351674
公開番号（公開出願番号）：特開平6-177278
出願日： 1992年12月08日
公開日（公表日）： 1994年06月24日
要約：

【要約】【目的】 多層化配線パターンのVIAホールがめっき金属で完全に埋め込まれ、動作不良等の不具合の生じない、信頼性の高い半導体装置の製造方法を提供する。【構成】 リードフレームのアイランド上に、絶縁層と導体パターンが順次積層された半導体装置の製造方法において、めっき用基板1に予め形成した後で除去可能な導電層2上に、第1層の導体パターン5と絶縁層6を順次設けるとともに、絶縁層6を貫通するホール8を設け、前記基板1側から導通をとり電解めっきによって前記ホール8に金属を埋め込むことによりVIAホール9を形成し、その上に導電層10を形成した後、第2層の導体パターン11を形成し、さらにその上に絶縁層を設けるとともにVIAホールを形成し、こうして作製した多層配線パターンの前記基板1及び導電層2を最後に剥離除去してリードフレームのアイランド上に貼り合せる。

請求項（抜粋）：

リードフレームの中心部に形成されたアイランド上、または、該アイランドとその周囲に形成されたインナーリード上に、絶縁層と導体パターンが順次積層された半導体装置の製造方法において、基板上に後で除去可能な導電層を設け、該導電層の上に絶縁層と導体パターンを順次設けるとともに、前記絶縁層を貫通するホールを設け、前記基板側から導通をとり電解めっきによって前記ホールに金属を埋め込むことにより、各層間の導通をとるためのVIAホールを形成し、最後に前記基板及び導電層を剥離除去することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 23/12 ,  H01L 23/50

FI (2件)：

H01L 23/12 N ,  H01L 23/12 Q

引用特許：

審査官引用 (4件)

• 特開昭62-101064
  
• 特開平4-245466
  
• 特開昭58-121698
  
• 特開平4-038895