特許
J-GLOBAL ID：200903061522322339
フレーム周期保持回路
発明者：
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出願人/特許権者：
代理人 (1件)：
役 昌明 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-250122
公開番号（公開出願番号）：特開平9-074407
出願日： 1995年09月05日
公開日（公表日）： 1997年03月18日
要約：
【要約】【目的】 無効データを発生させずに受信データの規定タイミングからのずれを補正し、受信データのクロックの乗せ替えを行なうフレーム周期保持回路を提供する。【構成】 受信データを一定のフレーム周期のデータに変えて出力するフレーム周期保持回路において、受信データを書き込むメモリ55と、メモリに書き込まれたデータを、補正したタイミングで読み出す読出し手段56と、受信データに含まれる同期ワードを検出する同期ワード検出手段51と、検出された同期ワードの時間的位置を基に受信データの入力時期の変動を検出するずれ検出手段52とを設け、読出し手段が、ずれ検出手段の検出した変動を補正するタイミングで、メモリからデータを読み出す。時間的ずれが検出されたデータをメモリに書き込み、適正なタイミングで読み出すことにより、そのデータを無効データとせずに復号できる。読出しクロックによってメモリから出力されるデータのクロックが規定され、データのクロック乗せ替えが併せて行なわれる。
請求項（抜粋）：
受信データを一定のフレーム周期のデータに補正して出力するフレーム周期保持回路において、受信データを書き込むメモリと、受信データに含まれる同期ワードを検出する同期ワード検出手段と、検出された前記同期ワードの時間的位置を基に前記受信データの入力時期の変動を検出するずれ検出手段と、前記メモリに書き込まれたデータを、前記変動を補正するタイミングで読み出す読出し手段とを備えることを特徴とするフレーム周期保持回路。
IPC (3件)：
H04L 7/08
, H04J 3/06
, H04L 7/00
H04L 7/08 Z
, H04J 3/06 Z
, H04L 7/00 A
