特許

J-GLOBAL ID：200903061566746748

RAMアレイのテスト及び制御を行なう回路及びその方法

発明者： パーサ ラガヴァシャリ
出願人/特許権者： アメリカン テレフォン アンド テレグラフ カムパニー
代理人 (1件)： 三俣 弘文
公報種別：公開公報
出願番号（国際出願番号）：特願平4-251895
公開番号（公開出願番号）：特開平6-250938
出願日： 1992年08月28日
公開日（公表日）： 1994年09月09日
要約：

【要約】【目的】 RAMのアレイをテストし制御する高速高効率回路を提供する。【構成】 本発明による、RAM141、142、143・・・14nの8組のバンク12の制御及びテストを行なう電子回路10は、それらRAMバンクへのアクセスを制御して読み出し及び書き込み動作が実行されるようにし、且つそれらのRAMのテストを開始するための制御器20を有する。この回路10はまた、それらのRAMに書き込まれたデータ及び読み出されたデータ中のパリティ・エラーを検出し、且つ制御器20で開始されたテスト中に起きるエラーを検出するデータ経路部22を有する。更に、インタフェース部24が設けられており、このインタフェース部24によって、テスト命令、状態情報及びエラー・データを、4線式境界走査バスを通じて上記電子回路10との間で通信が行われる。

請求項（抜粋）：

(a)特定の記憶位置を表わす利用者によって規定されているアドレスをランダム・アクセス・メモリ(RAM)のアレイに格納し、(b)前記RAM内の前記特定の記憶位置をアクセスし、(c)所定の時間間隔で前記RAMのテストを開始する、制御部手段と、(d)前記RAM内に前記特定の記憶位置へ書き込まれるべきデータ及びこの記憶位置から読み出されるべきデータを格納し、(e)テスト中及び通常動作中に前記RAM内のエラーを検出する、データ経路部手段とを有することを特徴とする、RAMアレイのテスト及び制御を行なう回路。

IPC (2件)：

G06F 12/16 330 ,  G11C 29/00 303

引用特許：

審査官引用 (3件)

• 特開昭58-215799
  
• 特開平1-195557
  
• 特開昭63-305445