特許
J-GLOBAL ID：200903061571008666

液晶表示装置およびその製造方法

発明者：
大川 善郎

大川 善郎 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


公報種別：公開公報
出願番号（国際出願番号）：特願平9-015512
公開番号（公開出願番号）：特開平10-213813
出願日： 1997年01月29日
公開日（公表日）： 1998年08月11日
要約：
【要約】【課題】 薄膜トランジスタ構造の凹凸によって誘発されるイレギュラーな液晶配列の抑制を図った液晶表示装置およびその製造方法を提供する。【解決手段】 本発明のガラス基板14にはワード線やビット線用の凹溝11が形成され(図a)、トランジスタのソース・ドレインまたはキャパシタの下部電極となる1Poly5を凹溝11に埋没するように成膜する(図b)。次に、トランジスタのゲート、キャパシタの上部電極となる2Poly7を形成する(図c)。図(d)に移り、絶縁膜となる酸化膜10を生成後、ビット線と1Poly5部分との接続を得るための第1コンタクトホール12をAl配線(ビット線)9の線幅よりも広く開口し、その中にAl配線9を形成する。最終工程(図e)にて、第2コンタクトホール13および透明電極1を形成する。
請求項（抜粋）：
基板上にマトリクス状に配置された薄膜トランジスタと、前記薄膜トランジスタと同一の半導体層を一方の電極とする蓄積容量が形成された駆動基板を有する液晶表示装置の製造方法において、前記駆動基板上に形成される蓄積容量電極、薄膜トランジスタ電極または配線層のうち、少なくとも1領域に予め凹溝を形成する工程と、前記凹溝に沿って第1の半導体層を形成する工程と、前記第1の半導体層上に第1の絶縁膜を形成する工程と、第1の絶縁膜上において前記凹溝に埋設するようにして第2の半導体層を形成する工程と、前記第2の半導体層上に第2の絶縁膜を形成する工程と、前記第2の絶縁膜上において前記配線層を形成するためのコンタクトホールを、前記配線層の線幅よりも広く開口して前記配線層の凸形状を解消する工程とを含むことを特徴とする液晶表示装置の製造方法。
IPC (3件)：
G02F 1/136 500 ,  G09F 9/35 302 ,  G09F 9/35 307
FI (3件)：
G02F 1/136 500 ,  G09F 9/35 302 ,  G09F 9/35 307
引用特許：
審査官引用 (6件)
全件表示

前のページに戻る

TOP

BOTTOM