特許
J-GLOBAL ID：200903061604116621
半導体装置の構造およびその製造方法
発明者：
出願人/特許権者：
代理人 (3件)：
上柳 雅誉
, 藤綱 英吉
, 須澤 修
公報種別：公開公報
出願番号（国際出願番号）：特願2003-095980
公開番号（公開出願番号）：特開2004-303995
出願日： 2003年03月31日
公開日（公表日）： 2004年10月28日
要約：
【課題】1T1C型の強誘電体メモリにおいて、Wプラグが酸化雰囲気中でも酸化されず、また強誘電体層が水素雰囲気中でも還元され難い、強誘電体キャパシタ装置を提供する。【解決手段】Wプラグ上に酸素または窒素雰囲気中でプラズマ処理されたTiAlN膜を形成してWプラグの酸化防止膜としてもちいる。また強誘電体キャパシタ下部導電層にIrOxを追加することにより更なるWプラグ防止を図り、また膜剥がれの防止にもなった。強誘電体キャパシタ上部導電層にIrOxを追加し上部導電層の膜剥がれを防止し、且つ層間膜の水素ダメ-ジを防止することができた。ロ-カルインタ-コネクトに酸素または窒素雰囲気中でプラズマ処理されたTiAlN膜を用い、強誘電体キャパシタ部及び強誘電体キャパシタ上部の層間膜を完全に覆った配線構造にし、更にその上にAl2O3を被せるカプセル構造にすることにより、さらなる層間膜の水素ダメ-ジを防止することができた。また層間絶縁膜であるオゾンTEOS膜に対して脱水処理を施し膜中の水分を低減させた。【選択図】 図1
請求項（抜粋）：
CMOS論理回路で構成されている部分と記憶容量部で構成されている半導体装置において、CMOS論理回路と記憶容量部との間に層間絶縁膜が形成され、層間絶縁膜には前記CMOS論理回路と前記記憶容量部を構成するトランジスタ層に至る開口部に耐熱金属であるWプラグが形成され、さらに前記Wプラグ上に前記記憶容量部が形成されていることを特徴とする半導体装置の構造。
IPC (1件)：
FI (1件)：
Fターム (10件)：
5F083FR02
, 5F083JA02
, 5F083JA15
, 5F083JA17
, 5F083JA36
, 5F083JA39
, 5F083JA40
, 5F083JA43
, 5F083PR22
, 5F083PR33
