半導体集積回路装置およびその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：熊谷雄太郎
公報種別：公開公報
出願番号（国際出願番号）：特願平4-104505
公開番号（公開出願番号）：特開平5-299591
出願日： 1992年04月23日
公開日（公表日）： 1993年11月12日
要約：

【要約】【目的】製造プロセスからエピタキシャル成長の工程を削除して製造ばらつきの小さな不純物濃度分布を有するウエルを形成することにより、BiCMOS集積回路装置の高速化と高集積化を図る。【構成】 P- シリコン基板1中に全面イオン注入により形成されたN+ 埋込領域2が存在し、N+ 埋込領域2上の第1Nウエル3上にNPNトランジスタT3が形成され、N+ 埋込領域2上のレトログロードウエル6上にNMOSトランジスタT1 が形成されている。NPNトランジスタT3 の素子分離には、N+ 埋込領域2を貫通してP- シリコン基板1中に設けられる溝に埋込まれた埋込み材料9が用いられる。

請求項（抜粋）：

第1導電型のシリコン基板と、該シリコン基板中に設けられる第2導電型の高濃度埋込領域と、前記シリコン基板中に設けられかつ前記高濃度埋込領域まで達する溝と、該溝に埋込まれた絶縁体と、該絶縁体によりとり囲まれる第1領域と、該第1領域の前記高濃度埋込領域上に設けられた第2導電型の第1ウエルと、前記第1領域から前記絶縁体により電気的に分離された第2領域と、該第2領域の前記高濃度埋込領域上に設けられた第1導電型の第2ウエルと、前記第1領域中に設けられ前記第1ウエルをコレクタとするバイポーラトランジスタと、前記第2領域中に設けられた半導体素子とを具備することを特徴とする半導体集積回路装置。

IPC (2件)：

H01L 27/06 , H01L 21/76

FI (2件)：

H01L 27/06 321 C , H01L 27/06 321 E

引用特許：

審査官引用 (5件)

特開平2-042758
特開平4-003920
特開昭63-090164

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