特許

J-GLOBAL ID：200903061644542127

サリサイドパワー分布を有するベーシックゲートアレイセル

発明者： チャールズ デイ. ワゴナー
出願人/特許権者： エスジーエス-トムソン マイクロエレクトロニクス, インコーポレイテッド
代理人 (1件)： 小橋 一男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-036106
公開番号（公開出願番号）：特開平7-007141
出願日： 1994年03月07日
公開日（公表日）： 1995年01月10日
要約：

【要約】【目的】 少なくとも1つの金属レベルに対して並列した金属パワー分配ラインを使用することを取除くことによってゲートアレイセルの使用及び経路づけにおける付加的な柔軟性を与える。【構成】 ベーシックセルからなるゲートアレイが提供される。ゲートアレイ内の各セルは、該セル内のトランジスタのソース/ドレイン領域から分離されたシリサイドを被覆した拡散領域を有している。長さに沿って周期的に金属接続部がシリサイドで被覆した拡散領域に対して設けられており、従ってシリサイドで被覆した拡散領域が経路づけの柔軟性を制限する上側に存在するメタリゼーションを必要とすることなしにセルへ電源電圧を分配する。CMOSの場合には、両方のタイプのシリサイドで被覆した拡散領域が各セル内に設けられる。シリサイドで被覆した拡散領域への電源電圧の接続部はラッチアップ条件及びリーク条件を回避するためのウエルバイアス接続部としても機能する。

請求項（抜粋）：

シリコン本体の表面に形成した集積回路において、複数個のセルがアレイの形態に配列されており、前記セルの各々は前記表面に形成した第一導電型のトランジスタ領域を有すると共に前記表面に形成した第二導電型の相互接続領域を有しており、前記相互接続領域は誘電体構成体により前記トランジスタ領域から前記表面において分離されており、且つ前記相互接続領域はその表面にシリサイド膜を有しており、且つ電源電圧を導くために前記相互接続の表面における前記シリサイド膜と接触して金属電極が設けられていることを特徴とする集積回路。