特許

J-GLOBAL ID：200903061706710099

プロセッサ装置

発明者： 齊藤 雅彦 ,  上脇 正 ,  恒冨 邦彦 ,  黒沢 憲一 ,  桑原 啓二
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 富田 和子
公報種別：公開公報
出願番号（国際出願番号）：特願平10-041927
公開番号（公開出願番号）：特開平11-238015
出願日： 1998年02月24日
公開日（公表日）： 1999年08月31日
要約：

【要約】【課題】 TLBミス発生回数を低減し、プロセスの実行速度とリアルタイム性を向上させる。【解決手段】 論理ページ番号と物理ページ番号の対応からなるアドレス変換情報を記憶するTLB106を有した計算機100において、前記TLB上に記憶されていない論理アドレスの参照を行ってTLBミスが発生した場合、TLBミスを発生させたプロセス121〜124の優先順位に基づいて、TLBに設定するアドレス変換情報の数を変動させるTLBエントリ設定手段140を有する。

請求項（抜粋）：

論理ページ番号と物理ページ番号の対応からなるアドレス変換情報を記憶するTLBを有したプロセッサ装置において、前記TLB上に記憶されていない論理アドレスの参照を行ってTLBミスが発生した場合、TLBミスを発生させたプロセスの優先順位に基づいて、TLBに設定するアドレス変換情報の数を変動させるTLBエントリ設定手段を有したことを特徴とするプロセッサ装置。

IPC (3件)：

G06F 12/10 ,  G06F 9/46 340 ,  G06F 12/08

FI (4件)：

G06F 12/10 A ,  G06F 9/46 340 F ,  G06F 12/08 W ,  G06F 12/08 D

引用特許：

出願人引用 (2件)

• 特開平3-022057
  
• 特開平4-085641