特許

J-GLOBAL ID：200903061717573921

ゲートアレイの設計方式

発明者： 堀越 賢剛
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 山下 穣平
公報種別：公開公報
出願番号（国際出願番号）：特願平3-305683
公開番号（公開出願番号）：特開平5-120372
出願日： 1991年10月25日
公開日（公表日）： 1993年05月18日
要約：

【要約】【目的】 ゲートアレイ設計の際、ライブラリとして用意しておかねばならない機能ブロックの数を少なくし、ライブラリ作成工数の削減、設計の容易化を行なう。また、回路設計の後、制限エラーや、タイミングエラーがあった場合、回路の見直しをせずに、プログラム上で対処することによって、開発期間の短縮を計る。【構成】 ブロックの接続状況から、最適な駆動能力強化係数を求め、ファイル(サイズファイル)34に出力する機能(ST-20,21)と、サイズファイルを読み込み、係数に従って遅延計算し、またコントロールカード33で与えられた遅延値に合うように係数を修正し、サイズファイルに出力する機能(ST-22)と、サイズファイルを読み込み、係数に従って、駆動能力強化パタンを発生し(ST-23,24,25)、LSIチップ上にレイアウトする機能(ST-27,28)を有している。

請求項（抜粋）：

予め用意された機能ブロックのライブラリの中から必要な機能ブロックを選びだして構成し計算機上でデザインルールチェック、遅延計算、遅延シミュレーション、配置配線、アートワークパタンの発生を自動で行なうことによって設計されるゲートアレイにおいて、ブロック間の接続状況から第1の最適な駆動能力強化係数を定義する機能と、ブロック毎の個々の遅延時間から第2の最適な駆動能力強化係数を定義する機能と、前記第1および第2の駆動能力強化係数に従って駆動能力強化アートワークパタンを発生しLSIのチップ上にレイアウトする機能を持つことを特徴とするゲートアレイの設計方式。

IPC (3件)：

G06F 15/60 360 ,  H01L 27/118 ,  H01L 21/82

FI (2件)：

H01L 21/82 M ,  H01L 21/82 C