特許
J-GLOBAL ID：200903061765249869
半導体装置及びその製造方法
発明者：
,
,
,
,
出願人/特許権者：
代理人 (1件)：
前田 弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-023526
公開番号（公開出願番号）：特開平8-288393
出願日： 1996年02月09日
公開日（公表日）： 1996年11月01日
要約：
【要約】【課題】 多層配線を有する半導体装置の製造工程における製造コストを低減し、信頼性を向上させる。【解決手段】 第2層間絶縁膜5の一部に1層目配線4に到達する第1,第2コンタクトホール7a,7bを開口させる。基板の全面上にタングステンを堆積して、第1,第2プラグ8a,8b及びタングステン膜9を形成する。さらに、シリコン酸化膜10を堆積した後パターニングして、第1プラグ8aに接続される2層目配線9aと上面保護膜10aとを形成するととともに、第2プラグ8bの上面を露出させておく。2層目配線4と上面保護膜10aの側面上にサイドウォール14aを形成した後、露出している第2プラグ8bに接続される3層目配線17aを形成する。マスク数や工程数が低減されるともに、第2コンタクトホール8bのアスペクト比が小さくなり、信頼性が向上する。
請求項（抜粋）：
半導体基板上に第1及び第2の下層側導電性部材を形成する第1のステップと、上記第1及び第2の下層側導電性部材の上に第1の絶縁膜を形成する第2のステップと、上記第1の絶縁膜の一部を開口して、上記第1及び第2の下層側導電性部材にそれぞれ到達する第1及び第2の接続孔を形成する第3のステップと、上記第1及び第2の接続孔内に導電性材料を堆積して、第1及び第2の埋め込み層を形成する第4のステップと、上記第1及び第2の埋め込み層及び上記第1の絶縁膜の上に、第1の導電膜及び第2の絶縁膜を堆積した後、上記第1の導電膜及び第2の絶縁膜をパターニングして、上記各下層側導電性部材よりも上層の配線層に属し上記第1の埋め込み層に接続される第1の上層側導電性部材と上面保護膜とを形成する一方、上記第2の埋め込み層の上面を露出させる第5のステップと、上記第1の上層側導電性部材及び上面保護膜の側面上にサイドウォールを形成する第6のステップと、上記第1の絶縁膜,上記サイドウォール,上記上面保護膜及び上記第2の埋め込み層の上に第2の導電膜を堆積した後、該第2の導電膜をパターニングして、上記第1の上層側導電性部材よりもさらに上層の配線層に属し上記第2の埋め込み層に接続される第2の上層側導電性部材を形成する第7のステップとを備えていることを特徴とする半導体装置の製造方法。
FI (3件)：
H01L 21/90 A
, H01L 21/90 W
, H01L 21/90 C
