特許

J-GLOBAL ID：200903061782780616

半導体装置の製造方法

発明者： 南 孝宜
出願人/特許権者： 富士通株式会社
代理人 (1件)： 國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願2002-120991
公開番号（公開出願番号）：特開2003-318128
出願日： 2002年04月23日
公開日（公表日）： 2003年11月07日
要約：

【要約】【課題】 配線の幅が狭くなることを回避しながらゲート長を狭めることができる半導体装置の製造方法を提供する。【解決手段】 ゲート電極形成用マスク(レベンソン型位相シフトマスク)を使用してレジスト膜16を露光し、レジスト膜16の現像を行うことにより、レジスト膜16のレジストパターン16bを形成する。レジストパターン16bをエッチング用マスクとして、反射防止膜15をエッチングすると共に、レジストパターン16b及び反射防止膜15のトリミングを行う。このトリミングの条件は、無機材料からなるハードマスク14をエッチングせずに、有機材料からなるレジストパターン16b及び反射防止膜15をエッチングするものである。レジストパターン16b及び反射防止膜15のトリミングの前後にわたって、ハードマスク14の配線パターンに整合する領域が完全にレジストパターン16bに覆われているため、配線の断線及び後退が防止される。

請求項（抜粋）：

第1の領域及び前記第1の領域よりも幅が狭い第2の領域が一の層内に存在する半導体装置を製造する方法において、前記一の層となる被加工膜上にハードマスクを形成する工程と、前記ハードマスク上に第1のレジスト膜を形成する工程と、少なくとも前記被加工膜の前記第1の領域の形成予定領域を被覆して画定し、且つ、前記被加工膜の前記第2の領域の形成予定領域を含む領域を被覆する形状に前記第1のレジスト膜を加工する工程と、前記第1のレジスト膜をマスクとして、前記ハードマスクのエッチングを行う工程と、前記第1のレジスト膜を除去する工程と、全面に第2のレジスト膜を形成する工程と、少なくとも前記被加工膜の前記第1の領域の形成予定領域の輪郭よりも広い領域を被覆し、且つ、前記被加工膜の前記第2の領域の形成予定領域の輪郭よりも広い領域を被覆する形状に前記第2のレジスト膜を加工する工程と、前記第2のレジスト膜をトリミングすることにより、少なくとも前記被加工膜の前記第1の領域の形成予定領域を含む領域を被覆し、且つ、前記被加工膜の前記第2の領域の形成予定領域を被覆して画定する形状に前記第2のレジスト膜を加工する工程と、前記第2のレジスト膜をマスクとして、前記ハードマスクのエッチングを行う工程と、前記ハードマスクをマスクとして、前記被加工膜のエッチングを行う工程と、を有することを特徴とする半導体装置の製造方法。

IPC (6件)：

H01L 21/28 ,  H01L 21/027 ,  H01L 21/3213 ,  H01L 29/423 ,  H01L 29/49 ,  H01L 29/78

FI (5件)：

H01L 21/28 E ,  H01L 29/58 G ,  H01L 21/88 D ,  H01L 21/30 502 P ,  H01L 29/78 301 G

Fターム (35件)：

4M104BB01 ,  4M104CC05 ,  4M104DD62 ,  4M104DD65 ,  4M104DD71 ,  4M104EE03 ,  4M104EE05 ,  4M104EE14 ,  4M104EE16 ,  4M104EE17 ,  4M104GG09 ,  4M104HH14 ,  5F033HH04 ,  5F033QQ01 ,  5F033QQ04 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ28 ,  5F033RR03 ,  5F033RR04 ,  5F033RR06 ,  5F033RR08 ,  5F033SS04 ,  5F033VV06 ,  5F033XX03 ,  5F140AA39 ,  5F140BA01 ,  5F140BF01 ,  5F140BF04 ,  5F140BG37 ,  5F140CB01 ,  5F140CE11 ,  5F140CE13 ,  5F140CE14

引用特許：

審査官引用 (1件)

• 半導体装置の製造方法および半導体装置
  公報種別：公開公報   出願番号：特願2002-047944   出願人：株式会社東芝