半導体装置の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-288330
公開番号（公開出願番号）：特開平10-135456
出願日： 1996年10月30日
公開日（公表日）： 1998年05月22日
要約：

【要約】【課題】微細化したポリシリコンゲート電極上、および隣接するソース・ドレイン領域上に均一でかつ高品質な高融点金属シリサイド層を形成する。【解決手段】ポリシリコンゲート電極の表面とこれに隣接するソース・ドレイン領域のシリサイドを一体として形成することによりシリサイド形成の熱処理を高温で行い、均一なシリサイド膜を形成した後、選択的ドライエッチング法を用いてポリシリコンゲート側壁のシリサイドを除去することにより電極とソース・ドレイン電極とを分離する。分離には基板バイアスしたプラズマCVD法により、エッチングマスクとなる絶縁膜の堆積とエッチングを同時に進める方法が用いられる。従来微細なポリシリコンゲート上のシリサイド形成で問題となっていた細線効果によるゲート抵抗の上昇や、不均一なシリサイド層の形成に基づくソース・ドレイン接合の配線金属による突き抜け現象を防止することができる。

請求項（抜粋）：

シリコン基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に多結晶シリコン膜を堆積し、前記多結晶シリコン膜をゲート電極に加工する工程と、ソース・ドレイン領域上のゲート絶縁膜を除去し、前記多結晶シリコン膜からなるゲート電極の上面及びソース・ドレイン側の両側面及び前記ゲート絶縁膜の除去によりシリコン表面が露出した前記ソース・ドレイン領域を含むシリコン基板の全表面に一体の金属膜を堆積する工程と、前記シリコン基板を熱処理することにより、多結晶シリコンからなる前記ゲート電極の上面及びソース・ドレイン側の両側面及びシリコン表面が露出した前記ソース・ドレイン領域上の金属膜を一体のシリサイド層として下地シリコンと反応せしめる工程と、前記シリコン基板の全表面に堆積した金属膜のうち、多結晶シリコン又はシリコンと直接接触していないため、シリサイドとならなかった金属膜を選択的に除去する工程と、前記シリサイド層のドライエッチングに対してマスクとなる絶縁膜を、基板バイアス印加が可能なプラズマCVD法によりシリコン基板上に堆積する工程とを有し、前記絶縁膜をシリコン基板上に堆積する工程は、前記基板バイアスを印加することにより、シリコン基板表面から凸型に形成された前記ゲート電極上部のソース・ドレイン側の角部分において、前記マスクとなる絶縁膜の堆積速度がゼロ又は負の値となり、その他の部分において正の値となるものであり、前記マスクとなる絶縁膜の堆積速度が角部分においてゼロ又は負であるため、前記マスクとなる絶縁膜の堆積が角部分において停止するか又は前記マスクとなる絶縁膜のエッチングが角部分において進行することにより、角部分に前記シリサイド層を露出せしめるものであって、かつ前記シリサイド層が露出した前記ゲート電極の角部分より、前記ゲート電極のソース・ドレイン側の両側面に形成されたシリサイド層のみを、異方性ドライエッチングにより選択的に除去することを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 29/78 , H01L 21/336 , H01L 21/28 301 , H01L 21/768

FI (3件)：

H01L 29/78 301 P , H01L 21/28 301 T , H01L 21/90 D

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