特許

J-GLOBAL ID：200903061797766202

割込み要求制御回路

発明者： 上原 和彦
出願人/特許権者： 日本電気エンジニアリング株式会社
代理人 (1件)： 古溝 聡 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-249278
公開番号（公開出願番号）：特開2001-075819
出願日： 1999年09月02日
公開日（公表日）： 2001年03月23日
要約：

【要約】【課題】 チャネル毎に設定した処理実施比率に従って割込み要求を平均化し、複数組み合わせる際の拡張性にも優れ、構成も簡単。【解決手段】 比率設定回路22は、制御回路20と設定手段52に接続され、設定手段52から与えられる設定値をもとに、各チャネルの比率にあった信号38を生成する。記憶手段21は、制御回路20と割込み要求発生器50に接続される。制御回路20はタイミング信号生成手段51、検出器25およびデコーダ26に接続され、検出器23は記憶手段21、制御回路20および比率設定回路22に接続される。プライオリティエンコーダ24は、検出器23に接続され、検出器25も、検出器23に接続される。デコーダ26はプライオリティエンコーダ24に接続され、記憶手段27はデコーダ26に接続される。処理手段53は、記憶手段27に接続される。

請求項（抜粋）：

タイミング信号、全チャネルの割込み要求がなくなったことを示す信号、および割込み処理を実施したチャネルのデコード値に応動する制御回路と、前記制御回路出力に応動して割込み要求を取り込み、各チャネルの未処理の割込み要求があるか否かを出力する第1の記憶手段と、設定値をもとに前記制御回路出力に応動して各チャネルの比率にあった信号を生成する比率設定回路と、前記第1の記憶手段、制御回路および比率設定回路の出力に応答して、割込み要求のあるチャネルのうち処理すべきチャネルを通知する信号を出力する第1の検出器と、前記第1の検出器の出力に応答して、処理するチャネルを通知する信号を出力するプライオリティエンコーダと、前記第1の検出器の出力に応答して前記制御回路に全チャネル割込み要求がなくなったことを示す信号を出力する第2の検出器と、前記プライオリティエンコーダの出力をデコードして前記制御回路に割込み処理を実施したチャネルのデコード値を出力するデコーダと、前記デコーダの出力に応答し、デコードした値をリタイミングした処理要求を出力する第2の記憶手段と、を具備することを特徴とする割込み要求制御回路。

IPC (3件)：

G06F 9/46 322 ,  G06F 13/24 330 ,  G06F 15/177 676

FI (3件)：

G06F 9/46 322 Z ,  G06F 13/24 330 ,  G06F 15/177 676 C

Fターム (7件)：

5B045FF06 ,  5B045FF11 ,  5B061BA02 ,  5B061CC02 ,  5B061CC09 ,  5B061RR03 ,  5B098CC01