特許

J-GLOBAL ID：200903061801310111

半導体集積回路

発明者： 千葉 俊和
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平7-345874
公開番号（公開出願番号）：特開平9-159732
出願日： 1995年12月08日
公開日（公表日）： 1997年06月20日
要約：

【要約】【課題】マクロを搭載した半導体集積回路において、LSI試験装置のピン間スキューおよびLSIチップ内で生じる配線遅延スキューを除去し、該マクロのセットアップ・ホールドタイムを精度よく測定することを目的とする。【解決手段】クロック入力端子と複数のデータ入力端子を有するマクロ102を搭載する半導体集積回路100において、外部データ入力端子D0、D1より入出力ブロック領域101を介して伝達される個々の内部データ信号110、111と、外部ストローブ入力端子STBより伝達される内部ストローブ信号107を入力する複数の排他的論理ORゲート103、104を有し、その出力120、121はマクロ102の対応するデータ入力端子d0、d1に接続し、また該排他的論理ORゲートは前記マクロの対応するデータ入力端子の近傍に配置する。

請求項（抜粋）：

クロック入力端子と複数のデータ入力端子を有するマクロを搭載する半導体集積回路において、前記マクロのクロック入力端子に対応する外部クロック入力端子と、前記マクロの複数のデータ入力に対応する複数の外部データ入力端子と、テスト用ストローブ信号を入力する外部ストローブ入力端子と、前記外部データ入力端子より入力ブロックを介して伝達される内部データ信号と、前記外部ストローブ入力端子より入力ブロックを介して伝達される内部ストローブ信号と、を入力する排他的論理和回路を複数備え、前記複数の排他的論理和回路の出力が前記マクロの対応するデータ入力端子にそれぞれ接続されたことを特徴とする半導体集積回路。

IPC (4件)：

G01R 31/28 ,  G01R 31/319 ,  G06F 13/00 ,  H01L 21/82

FI (4件)：

G01R 31/28 V ,  G06F 13/00 ,  G01R 31/28 R ,  H01L 21/82 T