自己増幅ダイナミックMOSトランジスタメモリセルを有する装置の製法

発明者： , ,
出願人/特許権者：
代理人 (1件)：矢野敏雄 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願平7-529315
公開番号（公開出願番号）：特表平10-500253
出願日： 1995年05月02日
公開日（公表日）： 1998年01月06日
要約：

【要約】それぞれ選択トランジスタ、メモリトランジスタ及びダイオード構造体を含み、この場合、選択トランジスタ及びメモリトランジスタは、共通のノード(20)を介して直列で接続されておりかつダイオード構造体(11)は、共通のノードとメモリトランジスタのゲート電極(10)との間で接続されている、自己増幅ダイナミックMOSトランジスタメモリセルを有する装置を製造するために、選択トランジスタ及びメモリトランジスタは、垂直なMOSトランジスタとして形成される。このために、特にLPCVD-エピタキシーもしくは分子線エピタキシーによって、ドープされた領域(2、3、4)に相応する垂直な配列が形成され、この垂直な配列の中に溝(5、6)が形成されかつゲート誘電体(7、8)及びゲート電極(9、10)が施与される。絶縁構造体は、溝(14、17、19)によって形成される。

請求項（抜粋）：

自己増幅MOSトランジスタメモリセルを有する装置を製造する方法において、シリコン基板(1)に、垂直なMOSトランジスタのソース領域、チャネル領域及びドレイン領域のために少なくとも第一のドープされた領域(2)、第一のドープされた領域の上に配置された第二のドープされた領域(3)及び第二のドープされた領域の上に配置された第三のドープされた領域(4)を含むドープされた領域の垂直な配列を施与し、上記第一の領域(2)中に達しかつ上記第二の領域(3)及び上記第三の領域(4)を横断する第一の溝(5)及び第二の溝(6)をエッチング処理により形成し、第一の溝(5)の表面にゲート誘電体(7)を施与しかつ第二の溝(6)の表面に第二のゲート誘電体(8)を施与し、第一の溝(5)中に第一のゲート電極(9)を形成しかつ第二の溝(6)中に第二のゲート電極(10)を形成し、第一の溝(5)と第二の溝(6)の間に、第一のドープされた領域(2)、第二のドープされた領域(3)及び第三のドープされた領域(4)を分断する第三の溝(13)を形成し、第三の溝(13)に、少なくとも第一のドープされた領域(2)及び第二のドープされた領域(3)の範囲内で、第一の絶縁構造体(14)を施与し、第三の溝(13)によって分離された、第三のドープされた領域(4)の部分を接続構造体(20)によって電気的に相互に接続し、一方の端子が第三のドープされた領域(4)と導電接続しておりかつもう一方の端子が第二のゲート電極(10)と導電接続しているダイオード構造体を形成することを特徴とする、自己増幅MOSトランジスタメモリセルを有する装置の製法。

IPC (3件)：

H01L 21/8242 , H01L 27/08 331 , H01L 27/108

FI (2件)：

H01L 27/10 321 , H01L 27/08 331

引用特許：

出願人引用 (3件)

特表平5-508054
特開平2-044763
特開平1-307256

前のページに戻る