特許
J-GLOBAL ID：200903061856006179
キャッシュメモリ
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-146457
公開番号（公開出願番号）：特開2000-339222
出願日： 1999年05月26日
公開日（公表日）： 2000年12月08日
要約：
【要約】【課題】 キャッシュメモリにおいて、頻繁にアクセスされるデータのリプレースを禁止する。【解決手段】 キャッシュメモリの各エントリに対応してキャッシュヒットまたはキャッシュミスヒットが連続して発生している回数を保持するヒットミスカウント回路300と、キャッシュメモリのエントリのリプレースを禁止するか否かを制御する書込制御回路400とを含む。書込制御回路400は、リプレースを禁止する条件としての連続ヒット回数と、リプレース禁止を解除する条件としての連続ミス回数とを設定され、これら条件に応じてリプレースを禁止するか否かを制御する。
請求項（抜粋）：
所定の条件を満たしたエントリについてリプレースを禁止するようにしたことを特徴とするキャッシュメモリ。
FI (2件)：
G06F 12/12 D
, G06F 12/12 A
5B005JJ11
, 5B005KK12
, 5B005MM01
, 5B005QQ05
, 5B005VV04
