特許

J-GLOBAL ID：200903061882847963

半導体ベアチップとその実装方法

発明者： 丸山 嘉昭 ,  今井 了 ,  笠原 慎一 ,  渡▲辺▼ 広道 ,  松永 朗史
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-032429
公開番号（公開出願番号）：特開平5-235062
出願日： 1992年02月20日
公開日（公表日）： 1993年09月10日
要約：

【要約】【目的】 半導体ベアチップとその実装方法に関し、実装工程の簡略化と実装の信頼性向上を目的とする。【構成】 半導体ベアチップ11には、半導体基板12の表面の周端近傍に外部接続用電極端子13を形成し、電極端子13より内側の基板表面にはパッシベーション膜14を被着する。電極端子13およびその外側では半導体基板12の表面が露呈する。ベアチップ11を実装する基板15には、電極端子13に対向する配線端子16と、パッシベーション膜14が当接しない凹所17を形成し、電極端子13と配線端子16とを当接し凹所17にパッシベーション膜14が挿入せしめ、実装基板15とベアチップ11とを接着剤18で接着させる。ベアチップ11を実装する基板18には、配線端子19を、パッシベーション膜14が当接しない下地層20の上に形成し、基板18に半導体ベアチップ11を当接せしめ、実装基板18と半導体ベアチップ11とを接着剤18で接着させる。

請求項（抜粋）：

外部接続用として複数の電極端子(13)を半導体基板(12)の表面の端部に形成し、該複数の電極端子(13)より内側では該基板表面にパッシベーション膜(14)を被着し、該複数の電極端子(13)およびその外側で該基板表面が露呈することを特徴とする半導体ベアチップ。

IPC (2件)：

H01L 21/52 ,  H01L 23/12