特許
J-GLOBAL ID：200903061925879724
出力回路
発明者：
出願人/特許権者：
代理人 (1件)：
内原 晋
公報種別：公開公報
出願番号（国際出願番号）：特願平3-256119
公開番号（公開出願番号）：特開平5-095231
出願日： 1991年10月03日
公開日（公表日）： 1993年04月16日
要約：
【要約】【目的】単一電源のCMOS構成の出力回路において、バイアスが安定なAB級で動作し、しかも、電流利用効率が良好で発熱の少ない、IC化に適した出力回路を得る。【構成】差動入力端が共通で、コンプリメンタリな差動増幅回路を設ける。それぞれの差動増幅回路は、内部のカレントミラー回路の入出力電流の比に意図的に設定された偏差を持ち、それぞれ出力用のコンプリメンタリなカレントミラー回路を駆動する。カレントミラー回路の意途的な偏差と出力用カレントミラー回路の電流比の積が出力の中立点アイドリング電流となる。
請求項（抜粋）：
ゲート電極が第1の入力端子に接続された第1のNチャンネルMOS電界効果型トランジスタのソース電極と、ゲート電極が第2の入力端子に接続された第2のNチャンネルMOS電界効果型トランジスタのソース電極とが共通に吸入型定電流源回路に接続され、前記第1のNチャンネルMOS電界効果型トランジスタのドレイン電極がPチャンネルMOS電界効果型トランジスタからなる第1のカレントミラー回路の電流入力端に接続され、前記第2のNチャンネルMOS電界効果型トランジスタのドレイン電極が前記第1のカレントミラー回路の電流出力端に接続されてなり、前記第1の入力端子および前記第2の入力端子を差動入力端とする第1の差動増幅回路と、ゲート電極が前記第1の入力端子に接続された第1のPチャンネルMOS電界効果型トランジスタのソース電極と、ゲート電極が前記第2の入力端子に接続された第2のPチャンネルMOS電界効果型トランジスタのソース電極とが共通に叶出型定電流源回路に接続され、前記第1のPチャンネルMOS電界効果型トランジスタのドレイン電極がNチャンネルMOS電界効果型トランジスタからなる第2のカレントミラー回路の電流入力端に接続され、前記第2のPチャンネルMOS電界効果型トランジスタのドレイン電極が前記第2のカレントミラー回路の電流出力端されてなり、前記第1の入力端子および前記第2の入力端子を差動入力端とする第2の差動増幅回路と、PチャンネルMOS電界効果型トランジスタからなり、電流入力端が前記第1のカレントミラー回路の電流出力端に接続された第3のカレントミラー回路と、NチャンネルMOS電界効果型トランジスタからなり、電流入力端が前記第2のカレントミラー回路の電流出力端に接続された第4のカレントミラー回路と、からなり、前記第3のカレントミラー回路の電流出力端と、前記第4のカレントミラー回路の電流出力端とが接続され、前記第1のカレントミラー回路および第2のカレントミラー回路は、それぞれ、入力電流値が出力電流値より大であることを特徴とする出力回路。
IPC (2件)：
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