特許
J-GLOBAL ID：200903061951396243
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
斎藤 栄一
公報種別：公開公報
出願番号（国際出願番号）：特願平9-367428
公開番号（公開出願番号）：特開平11-004004
出願日： 1997年12月25日
公開日（公表日）： 1999年01月06日
要約：
【要約】 (修正有)【課題】 同一な基板上に互に異なるゲート絶縁膜厚さを有するトランジスタを形成する工程を単純化する。【解決手段】 素子分離膜2によって、低、高電圧NMOS領域LN、HN、低、高電圧PMOS領域LP、HPが定義された半導体基板1を提供する段階;低及び高電圧PMOS領域にNウェル5を形成する段階;Nウェルに高電圧PMOS用のしきい値電圧調節イオン6を注入する段階;低及び高電圧NMOS領域にPウェル8を形成する段階;Pウェルに低電圧NMOS用のしきい値電圧調節イオン9を注入する段階;基板上に高電圧NMOS領域及び低電圧PMOS領域を露出させるマスクパターンを形成する段階;露出された高電圧NMOS領域のPウェルと低電圧PMOS領域のNウェルに、低電圧PMOS用のしきい値電圧調節イオン11を注入する段階を備える。
請求項（抜粋）：
相互に異なるゲート絶縁膜の厚さを有するそれぞれのNMOSトランジスタとそれぞれのPMOSトランジスタを備える半導体装置の製造方法において、素子分離膜によって、低電圧NMOSトランジスタ領域、高電圧NMOSトランジスタ領域、低電圧PMOSトランジスタ領域及び高電圧PMOSトランジスタ領域が定義された半導体基板を提供する段階;前記低電圧及び高電圧PMOSトランジスタ領域にNウェルを形成する段階;前記Nウェルに高電圧PMOSトランジスタ用のしきい値電圧調節イオンを注入する段階;前記低電圧及び高電圧NMOSトランジスタ領域にPウェルを形成する段階;前記Pウェルに低電圧NMOSトランジスタ用のしきい値電圧調節イオンを注入する段階;前記基板上に高電圧NMOSトランジスタ領域及び低電圧PMOSトランジスタ領域を露出させるマスクパターンを形成する段階;前記露出された高電圧NMOSトランジスタ領域のPウェルと、前記低電圧PMOSトランジスタ領域のNウェルとに低電圧PMOSトランジスタ用のしきい値電圧調節イオンを注入する段階;及び前記マスクパターンを除去する段階とよりなることを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 29/786
, H01L 21/265
, H01L 21/336
H01L 29/78 618 F
, H01L 21/265 Z
, H01L 29/78 617 S
, H01L 29/78 627 C
