特許
J-GLOBAL ID：200903061970624001
タイミング再生回路
発明者：
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出願人/特許権者：
代理人 (1件)：
宇井 正一 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-096018
公開番号（公開出願番号）：特開平6-311154
出願日： 1993年04月22日
公開日（公表日）： 1994年11月04日
要約：
【要約】【目的】 引込み完了までの時間が短くかつパターンジッタの発生を抑制することのできるタイミング再生回路を提供する。【構成】 103で発生されたクロックは遅延部104および105により106を介して進み基準エッジ、107より基準エッジ、108より遅れ基準エッジを発生する。102で発生される入力信号の立上エッジ、立下エッジと各基準エッジとの位相差が109、110、111で検出され、112、113、114で遅延補正される。115で入力信号のパターンがゼロクロス点の位相の進み、遅れを引き起こすものか否かが判定され、パターン種類に応じて116によって位相差信号が選択される。選択された位相差によってクロックの周期が制御される。従って入力信号のパターンに応じて予め定めたゼロクロス点の位相進み遅れ量を基準とする位相差によってクロックの周期が制御されることとなる。
請求項（抜粋）：
入力信号を2値信号に変換するコンパレータ(101)と、該コンパレータ(101)によって変換された2値信号の立ち上がりおよび立ち下がりエッジを検出するエッジ検出部(102)と、発生周波数を制御することの可能なマスタクロック発生部(103)と、該マスタクロック発生部(103)で発生されたマスタクロックを予め定めた所定遅延時間づつ遅延した少なくとも1つの第1の遅延マスタクロックを発生する少なくとも1つの第1のマスタクロック遅延部(104i)(1≦i≦N)と、該少なくとも1つの第1のマスタクロック遅延部(104i)の最終段遅延部(104N)によって発生されたN段遅延マスタクロックをさらに所定遅延時間づつ遅延した第1のマスタクロック遅延部(104i)(1≦i≦N)の段数と同数の第2の遅延マスタクロックを発生する第2のマスタクロック遅延部(105i)(1≦i≦N)と、前記マスタクロック発生部(103)および前記少なくとも1つの第1のマスタクロック遅延部(104i)(1≦i≦N)の最終段遅延部(104N)を除く遅延部(104i)(1≦i≦N-1)によって発生されたマスタクロックの立ち上がりエッジを検出する少なくとも1つの進み基準エッジ検出部(106i)(1≦i≦N)と、前記第1のマスタクロック遅延部(104i)(1≦i≦N)の最終段遅延部(104N)で発生されたN段遅延マスタクロックの立ち上がりエッジを検出する基準エッジ検出部(107)と、前記第2のマスタクロック遅延部(105i)(1≦i≦N)で発生された少なくとも1つの第2の遅延マスタクロックの立ち上がりエッジを検出する少なくとも1つの遅れ基準エッジ検出部(108i)(1≦i≦N)と、前記エッジ検出部(102)で検出された2値信号の立ち上がりおよび立ち下がりエッジと前記少なくとも1つの進み基準エッジ検出部(106i)(1≦i≦N)で検出された少なくとも1つのマスタクロックの立ち上がりエッジとの間の位相差を検出する少なくとも1つの進み位相差検出部(109i)(1≦i≦N)と、前記エッジ検出部(102)で検出された2値信号の立ち上がりおよび立ち下がりエッジと前記基準エッジ検出部(107)で検出されたN段遅延マスタクロックの立ち上がりエッジとの間の位相差を検出する位相差検出部(110)と、前記エッジ検出部(102)で検出された2値信号の立ち上がりおよび立ち下がりエッジと前記少なくとも1つの遅れ基準エッジ検出部(108i)(1≦i≦N)で検出された第2の遅延マスタクロックの立ち上がりエッジとの間の位相差を検出する少なくとも1つの遅れ位相差検出部(111i)(1≦i≦N)と、前記少なくとも1つの進み位相差検出部(109i)(1≦i≦N)で検出された進み位相差を所定遅延時間の2N倍の時間遅延させる少なくとも1つの進み位相差補正部(112i)(1≦i≦N)と、前記位相差検出部(110)で検出された進み位相差を所定遅延時間の2N倍の時間遅延させる位相差補正部(113)と、前記少なくとも1つの遅れ位相差検出部(111i)(1≦i≦N)で検出された遅れ位相差を所定遅延時間の2N倍の時間遅延させる少なくとも1つの遅れ位相差補正部(114i)(1≦i≦N)と、入力信号の予め定めた信号長のパターンが、入力信号のゼロクロス点が前記第1のマスタクロック遅延部(104i)(1≦i≦N)の最終段遅延部(104N)で発生されたN段遅延マスタクロックを基準として位相進み遅れなし、N段階の位相進みあるいはN段階の位相遅れの(2N+1)種類のパターンの何れであるかを判定するパターン検出部(115)と、該パターン検出部(115)で判定されたパターン種類に応じて前記少なくとも1つの進み位相差補正部(112i)(1≦i≦N)、前記位相補正部(113)および前記少なくとも1つの遅れ位相差補正部(114i)(1≦i≦N)によって補正された補正位相差の中の1つを前記マスタクロック発生部(103)に対する周波数制御信号として選択する位相差選択部(116)と、から構成されるタイミング再生回路。
IPC (2件)：
FI (2件)：
H04L 7/02 B
, H03L 7/08 J
