特許
J-GLOBAL ID：200903061985919768
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-225340
公開番号（公開出願番号）：特開平7-086426
出願日： 1993年09月10日
公開日（公表日）： 1995年03月31日
要約：
【要約】【目的】トレンチ・キャパシタ方式のDRAMセルを形成する際、ストラップ・コンタクトとビット線コンタクトを同時に形成し、大幅に工程を省略する。【構成】トレンチ・キャパシタ方式のDRAMセルを形成する際、ワード線18を形成した後、全面に第1の絶縁膜20を堆積させ、ストラップ・コンタクト形成予定領域22上およびビット線コンタクト形成予定領域23上の第1の絶縁膜20を同時に除去する工程と、全面に少なくともワード線の高さまで第1の導電層を堆積させた後、ポリッシング法を用いて第1の導電層(24a、24b)をワード線の高さまで埋め込んだ状態で残す工程と、全面に第2の絶縁膜26を堆積させ、ビット線コンタクト形成予定領域上の第1の導電層24b上の第2の絶縁膜を除去してビット線コンタクト用の接続孔を形成した後、ビット線(28、29)を形成する工程とを具備することを特徴とする。
請求項（抜粋）：
半導体基板の表面の一部に溝を掘り、この溝の内周面に絶縁膜を形成する工程と、上記溝内の中間高さまで電荷蓄積用キャパシタのキャパシタ電極となる第1の導電材を埋め込み、その上にキャパシタ絶縁膜を形成し、さらに溝内の上部にキャパシタ電荷蓄積ノードとなる第2の導電材を形成する工程と、前記半導体基板上にゲート絶縁膜を形成し、このゲート絶縁膜上にワード線を形成する工程と、前記半導体基板の表面の一部に不純物拡散層を形成し、前記ワード線の一部をゲート電極とする電荷転送ゲート用MOSトランジスタを形成する工程と、前記半導体基板上全面に第1の絶縁膜を堆積させる工程と、前記電荷転送ゲート用MOSトランジスタのソース拡散層を前記溝内の電荷蓄積ノードに接続するストラップ・コンタクト形成予定領域上の前記第1の絶縁膜およびその下層の前記ゲート絶縁膜ならびに前記電荷転送ゲート用MOSトランジスタのドレイン拡散層をビット線に接続するビット線コンタクト形成予定領域上の前記第1の絶縁膜およびその下層の前記ゲート絶縁膜を異方性エッチングにより除去する工程と、前記半導体基板上全面に少なくとも前記ワード線の高さまで第1の導電層を堆積させる工程と、上記第1の導電層を前記ワード線の高さまで埋め込んだ状態で残すように平坦化技術を用いて除去することにより、前記キャパシタ電荷蓄積ノードと電荷転送ゲート用トランジスタのソース拡散層とを電気的に接続する導電層およびビット線コンタクト用の導電層を形成する工程と、前記第1の導電層に対して、少なくとも前記ストラップ・コンタクト領域上およびビット線コンタクト領域上の第1の導電層を残し、それ以外の第1の導電層を除去する工程と、前記半導体基板上全面に第2の絶縁膜を堆積させ、ビット線コンタクト形成予定領域上の第1の導電層上の少なくとも一部の第2の絶縁膜を除去し、ビット線コンタクト用の接続孔を形成する工程と、前記半導体基板上全面に第2の導電層を堆積させる工程と、上記第2の導電層をパターニングし、ビット線を形成する工程とを具備することを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 21/8242
, H01L 27/108
, H01L 27/04
, H01L 21/822
H01L 27/10 325 D
, H01L 27/04 C
, H01L 27/10 325 P
