特許

J-GLOBAL ID：200903062064130510

半導体装置

発明者： 粟野 祐二 ,  清水 紀嘉 ,  中村 友二
出願人/特許権者： 富士通株式会社
代理人 (1件)： 柏谷 昭司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-237631
公開番号（公開出願番号）：特開平5-114708
出願日： 1991年09月18日
公開日（公表日）： 1993年05月07日
要約：

【要約】【目的】 本発明は半導体装置に関し、高速且つ高電流容量のCMOSゲートが作り込まれ、しかも、熱放散が良好で高集積化に有効であるようにすることを目的とする。【構成】 Ge組成比xが0.2〜0.8のi-Si1-x Gex 基板21にpMOSFETのチャネル層としてp-Si1-x Gex チャネル層22を、そして、nMOSFETのチャネル層としてi-Siチャネル層23を順に積層形成し、pMOSFETでは表面からp-Si1-x Gex チャネル層22に達するソース領域27とドレイン領域28が、また、その間に絶縁膜25PGを介してゲート電極26PGが形成され、nMOSFETではi-Siチャネル層23にソース領域29とドレイン領域30が、また、その間に絶縁膜25NGを介してゲート電極26NGが形成されている。

請求項（抜粋）：

半絶縁性SiGe基板上で第一領域と第二領域のそれぞれに順に積層成長されたp-Si1-x Gex チャネル層及びi-Siチャネル層と、前記第一領域と前記第二領域との間に形成されてそれ等を電気的に分離する素子間分離領域と、前記第一領域のi-Siチャネル層表面から前記p-Si1-x Gex チャネル層に達するようにp型不純物を導入して形成されたp+ -ソース領域及びp+ -ドレイン領域と、前記第二領域のi-Siチャネル層にn型不純物を導入して形成されたn+ -ソース領域及びn+ -ドレイン領域と、前記第一領域及び第二領域に於けるソース領域とドレイン領域との間に於けるi-Siチャネル層上にゲート絶縁膜を介して形成されたゲート電極と、前記第一領域及び第二領域に於ける各ソース領域と各ドレイン領域にそれぞれ別個に対応してコンタクトさせたソース電極及びドレイン電極とを備えてなることを特徴とする半導体装置。

FI (3件)：

H01L 27/08 321 K ,  H01L 27/08 321 N ,  H01L 27/08 321 C