特許

J-GLOBAL ID：200903062092207600

プロセッサおよび該プロセッサを用いた巡回符号化処理方法

発明者： 井上 由紀 ,  木内 淳
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 渡邉 昌幸 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-252463
公開番号（公開出願番号）：特開2000-081989
出願日： 1998年09月07日
公開日（公表日）： 2000年03月21日
要約：

【要約】【課題】 キャリフラグとビット演算命令を行うビットの位置を固定としても、情報ビット列を格納するレジスタを事前にシフト演算をする必要がない簡単な構成のプロセッサ、および、処理量を削減しプログラムサイズを大幅に縮小することが可能な巡回符号化処理方法を提供すること。【解決手段】 第1〜3のデータを保持するための複数のレジスタ(汎用レジスタ110)と、2入力ポートで受信したデータをシフトする入力シフタ(109,119)を持つ算術論理演算装置(108)と、受信したデータをシフトするビット処理装置(111)と、前記入力シフタの一方からシフトアウトしたデータとビット処理装置からシフトアウトしたデータの排他的論理演算を行う排他的論理和演算回路(XOR回路112)と、該排他的論理和演算回路からの出力データを格納するステータスレジスタ(113)を有する。

請求項（抜粋）：

受信したデータをシフトする入力シフタと該入力シフタを介して入力されたデータに算術論理演算を施す演算回路から構成される算術論理演算器と、データをシフトするためのビット処理装置と、前記入力シフタのシフトアウトデータと前記ビット処理装置のシフトアウトデータを入力して排他的論理和演算を行う排他的論理和演算回路と、該排他的論理和演算回路の出力を保持するステータスレジスタとを有することを特徴とするプロセッサ。

IPC (3件)：

G06F 11/10 330 ,  H03M 7/18 ,  H03M 13/00

FI (3件)：

G06F 11/10 330 Q ,  H03M 7/18 ,  H03M 13/00

Fターム (16件)：

5B001AA01 ,  5B001AA04 ,  5B001AB03 ,  5B001AC01 ,  5J065AA01 ,  5J065AB01 ,  5J065AC01 ,  5J065AD04 ,  5J065AE06 ,  5J065AF03 ,  5J065AH02 ,  5J065AH03 ,  5J065AH04 ,  5J065AH05 ,  5J065AH06 ,  5J065AH09