特許

J-GLOBAL ID：200903062094550204

マトリクスアレイ基板

発明者： 高橋 一博 ,  野中 正信
出願人/特許権者： 株式会社東芝
代理人 (1件)： 蔦田 璋子 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-280268
公開番号（公開出願番号）：特開2002-091340
出願日： 2000年09月14日
公開日（公表日）： 2002年03月27日
要約：

【要約】【課題】 平面表示装置等に用いられるマトリクスアレイ基板において、製造コスト等の増大を招くことなく、走査線と信号線との交差個所における信号線の段切れを防止できるものを提供する。【解決手段】信号線8が走査線11の輪郭線11bを乗り越える個所ごとに、信号線8を幅方向外側へと膨出させて、信号線膨出部8aが走査線の輪郭線11bを覆いつつ延びるように配置する。この信号線膨出部8aの個所を除き、信号線8の幅は、走査線11と重なる個所と、それ以外の個所とで略同一である。これにより、信号線8と走査線11との間の電気容量の増大は最小限にとどめられている。

請求項（抜粋）：

略平行に配列される複数の走査線と、この走査線に略直交して配列される複数の信号線と、これら走査線及び信号線により画されるマトリクス状の各領域に配置される画素電極と、この画素電極ごとに配置され前記信号線から該画素電極への信号入力をスイッチングする薄膜トランジスタと、前記走査線、及びこの一部または延在部からなる前記薄膜トランジスタのゲート電極を含む第1導電層と、この第1導電層を覆い前記薄膜トランジスタのゲート絶縁膜をなす第1絶縁膜と、前記薄膜トランジスタの半導体活性膜を含む半導体層と、前記信号線、及び前記薄膜トランジスタのソース及びドレイン電極を含み前記半導体層と同一のマスクパターンの下でパターニングされる第2導電層とを備えたマトリクスアレイ基板であって、前記信号線が前記走査線の輪郭線を乗り越える個所では、該信号線がその幅方向外側へと膨出して該輪郭線の近傍を覆う膨出部をなし、前記走査線の輪郭線を乗り越える部分の前記信号線の幅は、これに隣接する、前記走査線上の領域及び前記走査線を挟む領域における幅よりも大きいことを特徴とするマトリクスアレイ基板。

IPC (3件)：

G09F 9/30 338 ,  G02F 1/1368 ,  H01L 29/786

FI (4件)：

G09F 9/30 338 ,  G02F 1/136 500 ,  H01L 29/78 612 C ,  H01L 29/78 612 A

Fターム (54件)：

2H092HA04 ,  2H092HA06 ,  2H092JA26 ,  2H092JA38 ,  2H092JA42 ,  2H092JA44 ,  2H092JB23 ,  2H092JB32 ,  2H092JB33 ,  2H092JB35 ,  2H092KB04 ,  2H092MA05 ,  2H092MA08 ,  2H092MA17 ,  2H092NA15 ,  5C094AA42 ,  5C094AA43 ,  5C094AA44 ,  5C094BA03 ,  5C094CA19 ,  5C094DA09 ,  5C094EA04 ,  5C094EA05 ,  5F110AA02 ,  5F110AA16 ,  5F110AA26 ,  5F110BB02 ,  5F110CC07 ,  5F110DD02 ,  5F110EE06 ,  5F110EE44 ,  5F110FF02 ,  5F110FF03 ,  5F110FF09 ,  5F110FF30 ,  5F110GG02 ,  5F110GG15 ,  5F110GG25 ,  5F110GG45 ,  5F110HK03 ,  5F110HK09 ,  5F110HK16 ,  5F110HK21 ,  5F110HK25 ,  5F110HK33 ,  5F110HK35 ,  5F110NN02 ,  5F110NN12 ,  5F110NN16 ,  5F110NN24 ,  5F110NN35 ,  5F110NN72 ,  5F110QQ04 ,  5F110QQ05