データ制御装置

発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平7-352086
公開番号（公開出願番号）：特開平9-186696
出願日： 1995年12月27日
公開日（公表日）： 1997年07月15日
要約：

【要約】 (修正有)【課題】ある特定の制御を繰り返し行う、CPUを含む制御装置において、CPUの負荷を軽減し、処理時間を短縮する。【解決手段】ATM側信号入出力端子1からの信号から、入出力すべきデータの入出力処理、アドレス管理等を行うATMインタフェイス回路2、入出力データを一時的に保持する第1、第2のバッファメモリ5,15、分離/集合すべき複数の入出力回路35,37,39,41,43、同一処理の命令をストアするデータ制御装置を含む第1、第2の制御回路ブロック6,16、制御回路ブロックを制御する第1、第2のCPUブロック8,18、制御回路ブロックと第1のCPUブロック間に位置するFIFOインターフェイス7を用い、第2の制御回路ブロックと複数の入出力回路を接続するデータ伝送線路33,34、複数の入出力回路に、入力及び出力を実行させる入出力タイミング実行指示回路を備える。

請求項（抜粋）：

特定の処理を繰り返し行う制御装置において、該装置の実行命令を所要のビット数で構成する入力順出力記憶素子と数次のフリップフロップ素子を従属接続した回路ブロックで構成し、前記回路ブロックの最先に入力した数次の実行命令コードを記憶させ、前記回路ブロックの最後の記憶素子が出力する実行命令コードを最先の記憶素子に再入力して、該記憶素子の最先に入力した命令コードを順次巡回させることにより、繰り返し実行するに必要な実行命令コードを繰り返し出力するデータ記憶制御装置。

IPC (3件)：

H04L 12/28 , H04L 29/10 , H04Q 3/00

FI (3件)：

H04L 11/20 E , H04Q 3/00 , H04L 13/00 309 A

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