特許

J-GLOBAL ID：200903062115571460

AD回路を使用するICテスタ

発明者： 山本 雅男
出願人/特許権者： 安藤電気株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平4-103689
公開番号（公開出願番号）：特開平5-281292
出願日： 1992年03月30日
公開日（公表日）： 1993年10月29日
要約：

【要約】【目的】 ICテスタにAD回路4を採用し、DUT10を高速で試験する。【構成】 ドライバ3はDUT10の各入力ピンにテストパターンを加え、AD回路4はDUT10の出力を入力とする。ストローブ判定回路5はAD回路4の出力を入力とし、DUT10の出力結果を判定する。AD回路4はDUT10の出力を入力とするA/D変換器4Bと、A/D変換器4Bの出力を入力とする「H」リミット比較器4C・「L」リミット比較器4Dと、「H」リミット比較器4C・「L」リミット比較器4Dの出力を入力とするORゲート4Eと、ORゲート4Eの出力を入力とするFF4Fと、「H」リミットデータメモリ4Hと、「L」リミットデータメモリ4Jと、インターフェース回路4Mとを備える。

請求項（抜粋）：

タイミング信号を発生するタイミング発生回路(1) と、テストパターンを発生するパターン発生回路(2) と、前記テストパターンを入力とし、DUT(10)の各入力ピンに前記テストパターンを加えるドライバ(3) と、DUT(10)の出力を入力とするAD回路(4) と、AD回路(4) の出力を入力とし、DUT(10)の出力結果を判定するストローブ判定回路(5) とで構成され、AD回路(4) はDUT(10)の出力を入力とするA/D変換器(4B)と、A/D変換器(4B)の出力を入力とする「H」リミット比較器(4C)・「L」リミット比較器(4D)と、「H」リミット比較器(4C)・「L」リミット比較器(4D)の出力を入力とするORゲート(4E)と、ORゲート(4E)の出力を入力とするFF(4F)と、「H」リミットデータメモリ(4H)と、「L」リミットデータメモリ(4J)と、インターフェース回路(4M)とを備え、タイミング発生回路(1) のタイミング信号によりパターン発生回路(2) とストローブ判定回路(5) を同期して動作させ、DUT(10)の出力をA/D変換して「H」リミット比較器(4C)と「L」リミット比較器(4D)に入力し、ドライバ(3) の出力パタンに応じたデータを「H」リミットデータメモリ(4H)と「L」リミットデータメモリ(4J)の各ピンごとに入力し、インターフェース回路(4M)の指示によりアドレスを設定し、対応するデータを「H」リミット比較器(4C)と「L」リミット比較器(4D)に入力して比較し、判定結果メモリ(4G)に入力するとともにORゲート(4E)からFF(4F)に入力し、FF(4F)の出力をフェイル信号とすることを特徴とするAD回路を使用するICテスタ。

IPC (2件)：

G01R 31/28 ,  G01R 31/26

FI (2件)：

G01R 31/28 D ,  G01R 31/28 H