特許

J-GLOBAL ID：200903062263433824

インターフェース装置

発明者： 佐々木 元
出願人/特許権者： 株式会社メガチップス
代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-289152
公開番号（公開出願番号）：特開2003-102034
出願日： 2001年09月21日
公開日（公表日）： 2003年04月04日
要約：

【要約】【課題】 出力回路と受信回路間の信号線の本数を少なくせしめるデジタル信号転送用のインターフェース装置を提供すること。【解決手段】 インターフェース装置271は、画像データSDを転送する出力回路28A1と受信回路28B1とからなる。出力回路28A1では、並直列変換回路37は、ビット・クロック生成回路35からのクロックBCLK(周波数:54MHz)と同期して画像データPDを2ビット幅の画像データSDに直列に変換して出力する。画素クロック生成回路36からのクロックPCLK(周波数:13.5MHz)は受信回路28B1に転送されるが、クロックBCLKは受信回路28B1に転送されない。受信回路28B1では、転送されたクロックPCLKの周波数を4逓倍したクロックBCLKが再生され、直並列変換回路41に供給される。

請求項（抜粋）：

デジタル・データを転送する出力回路と該出力回路から転送されたデータを受信する受信回路とからなるインターフェース装置であって、前記出力回路は、N1ビット(N1はN2の倍数;N2は2以上の整数)幅のデータを、ビット・クロックと同期してN2ビット幅のデータに直列に変換して前記受信回路に出力する並直列変換回路と、前記ビット・クロックを発生し前記並直列変換回路に出力するビット・クロック生成回路と、前記N1ビット幅のデータが前記並直列変換回路に入力するタイミングでデータ・クロックを発生して出力するデータ・クロック生成回路と、を有し、前記受信回路は、前記出力回路から転送された前記データ・クロックをN1/N2逓倍したビット・クロックを再生するPLL回路と、前記出力回路から転送された前記N2ビット幅のデータを、前記PLL回路から供給された前記ビット・クロックと同期して順次取り込み、前記データ・クロックと同期してN1ビット幅のデータに並列に変換して出力する直並列変換回路と、を有する、ことを特徴とするインターフェース装置。

IPC (6件)：

H04N 11/00 ,  H04N 5/225 ,  H04N 9/79 ,  H04N 11/24 ,  H04L 7/033 ,  H04N101:00

FI (6件)：

H04N 5/225 F ,  H04N 5/225 Z ,  H04N101:00 ,  H04N 11/00 ,  H04N 9/79 Z ,  H04L 7/02 B

Fターム (20件)：

5C022AB51 ,  5C022AC42 ,  5C022AC69 ,  5C022AC75 ,  5C055AA06 ,  5C055BA06 ,  5C055BA07 ,  5C055EA04 ,  5C057AA01 ,  5C057EA02 ,  5C057EB11 ,  5K047AA15 ,  5K047DD02 ,  5K047GG03 ,  5K047GG09 ,  5K047GG11 ,  5K047LL04 ,  5K047LL05 ,  5K047MM40 ,  5K047MM46