特許

J-GLOBAL ID：200903062303754734

薄膜半導体部品の側面をパッシベーション処理する方法

発明者： ヴィニョル,ジャン-ミシェル ,  ショド,ルネ ,  ヴナン,クロード
出願人/特許権者： トムソン-エルセデ
代理人 (1件)： 伊東 忠彦 (外1名)
公報種別：公表公報
出願番号（国際出願番号）：特願平7-528040
公開番号（公開出願番号）：特表平9-512667
出願日： 1995年05月02日
公開日（公表日）： 1997年12月16日
要約：

【要約】本発明は、オフ状態における導電性を低下させるため半導体部品、特に、薄膜抵抗の側面をパッシベーション処理する方法である。本発明の方法は、メサ(4,5,9)の半導体層(4,12,21)のエッチングされた側面(41,42;15,16;27,28)かエッチング中に使用されたマスク(9)を除去する前にパッシベーション処理されることを特徴とする。本発明は、フラット液晶スクリーンに使用される薄膜トランジスタのあらゆる製造方法に適用される。

請求項（抜粋）：

少なくとも一つの半導体レベル(4)を含むメサ(4,5,9)が生成される間に薄膜半導体部品を製造する方法であって、 エッチング処理中に使用された樹脂マスク(9)を除去する前に、上記メサ(4,5,9)の上記半導体レベル(4,12,21)のエッチング処理された面(41,42;15,16;27,28)をパッシベーション処理する段階を含むことを特徴とする方法。

IPC (4件)：

H01L 29/786 ,  G02F 1/136 500 ,  H01L 21/336 ,  H01L 29/861

FI (4件)：

H01L 29/78 618 C ,  G02F 1/136 500 ,  H01L 29/78 627 C ,  H01L 29/91 E