特許

J-GLOBAL ID：200903062309703236

半導体装置及びその製造方法

発明者： 長野 能久 ,  久都内 知恵 ,  十代 勇治 ,  上本 康裕 ,  藤井 英治
出願人/特許権者： 松下電子工業株式会社
代理人 (1件)： 山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平10-176444
公開番号（公開出願番号）：特開平11-074486
出願日： 1998年06月23日
公開日（公表日）： 1999年03月16日
要約：

【要約】【課題】 容量素子に作用するストレスに起因した特性の劣化を抑制して、容量素子が優れた特性を発揮し得る構造を有する半導体装置を提供する。【解決手段】 半導体装置が、半導体集積回路が形成されている支持基板の上に形成された、下部電極と容量絶縁膜と上部電極とを有する容量素子と、該容量素子を覆うように形成された第1の保護絶縁膜と、該第1の保護絶縁膜に設けられた第1のコンタクトホールを介して該半導体集積回路及び該容量素子に電気的に接続されている、該第1の保護絶縁膜の上に選択的に形成された第1の配線層と、該第1の配線層を覆うように形成された、オゾンTEOS膜からなる第2の保護絶縁膜と、該第2の保護絶縁膜に設けられた第2のコンタクトホールを介して該第1の配線層に電気的に接続されている、該第2の保護絶縁膜の上に選択的に形成された第2の配線層と、該第2の配線層を覆うように形成された第3の保護絶縁膜と、を備える。

請求項（抜粋）：

半導体集積回路が形成されている支持基板の上に形成された、下部電極と容量絶縁膜と上部電極とを有する容量素子と、該容量素子を覆うように形成された第1の保護絶縁膜と、該第1の保護絶縁膜に設けられた第1のコンタクトホールを介して該半導体集積回路及び該容量素子に電気的に接続されている、該第1の保護絶縁膜の上に選択的に形成された第1の配線層と、該第1の配線層を覆うように形成された、オゾンTEOS膜からなる第2の保護絶縁膜と、該第2の保護絶縁膜に設けられた第2のコンタクトホールを介して該第1の配線層に電気的に接続されている、該第2の保護絶縁膜の上に選択的に形成された第2の配線層と、該第2の配線層を覆うように形成された第3の保護絶縁膜と、を備える、半導体装置。

IPC (5件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/316 ,  H01L 21/768 ,  H01L 27/10 451

FI (5件)：

H01L 27/10 651 ,  H01L 21/316 X ,  H01L 27/10 451 ,  H01L 21/90 A ,  H01L 27/10 621 Z