半導体装置の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：井桁貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平6-041666
公開番号（公開出願番号）：特開平7-249690
出願日： 1994年03月14日
公開日（公表日）： 1995年09月26日
要約：

【要約】【目的】キャパシタ形成に関し,簡単な工程で大容量キャパシタを作製し,デバイス性能を向上し製造原価を低減する。【構成】 1)基板 1上に第1の被膜 4と第1の被膜よりエッチレートの大きい第2の被膜 5と第2の被膜よりエッチレートの小さい第3の被膜(6) とを成膜し,等方性エッチンで開口内の第1の被膜をサイドエッチングし, 開口の表面を覆って導電膜 8を成膜する,2)上記1)の工程の後,第1,2,3の被膜の除去する,3)第2の被膜がスピンオングラス(SOG) 膜である,4)第2の被膜がSiO 系の被膜であり, 第1,3の被膜がSiON系の被膜である,5)第1の被膜 4と第2の被膜 5とをこの順に成膜する工程を複数回繰り返す。

請求項（抜粋）：

半導体基板(1) 上に第1の被膜(4)と該第1の被膜よりエッチレートの大きい第2の被膜(5) と該第2の被膜よりエッチレートの小さい第3の被膜(6) とをこの順に成膜する工程と,次いで,異方性エッチングを用いて前記3つの被膜(4),(5),(6) を貫通する開口(7) を形成する工程と,次いで,等方性エッチングを用いて該開口(7) 内の該第2の被膜(5) をサイドエッチングする工程と,次いで,少なくとも該開口(7) の表面を覆って導電膜(8) を成膜する工程とを有することを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/8242 , H01L 27/108 , H01L 27/04 , H01L 21/822

FI (2件)：

H01L 27/10 325 C , H01L 27/04 C

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