特許
J-GLOBAL ID：200903062326524876
バウンダリスキャンを用いたマイクロプロセッサの試験方法およびそのためのシステム
発明者：
,
,
,
出願人/特許権者：
代理人 (1件)：
五十嵐 孝雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-033053
公開番号（公開出願番号）：特開平8-320807
出願日： 1996年01月26日
公開日（公表日）： 1996年12月03日
要約：
【要約】【課題】 マイクロプロセッサを過度に複雑にせず、また、マイクロプロセッサの通常の機能と干渉することなしに、マイクロプロセッサの特定の試験の機能を提供する。【解決手段】 まずマイクロプロセッサの内部クロックがディスエーブルされ、次に、コンパイルされたプログラムで特定された各メモリ位置に対して、そのメモリ内容がマイクロプロセッサの適切なキャッシュにロードされる。これは、メモリ内容をIEEE1149.1インタフェイスを介してバウンダリスキャンシフト動作によりマイクロプロセッサのピン上の位置にシフトし、その後、マイクロプロセッサに外部クロックを供給することによってピンから適切なデータ/命令キャッシュにデータ/命令をロードする、ことによって実現される。その後、マイクロプロセッサを通常実行モードにリセットし、テストプログラムがユーザと対話可能な態様で実行される。
請求項（抜粋）：
複数のピンと、内部クロックと、内部論理回路とを有するマイクロプロセッサの試験方法であって、(a)前記マイクロプロセッサ上で実行されるコンパイルされたテストプログラムであって、前記テストプログラムによって与えられるデータまたは命令をそれぞれ含む複数のメモリ内容を有するテストプログラムを準備する工程と、(b)前記マイクロプロセッサの内部クロックをディスエーブルする工程と、(c)バウンダリスキャンシフト動作によって、現在のメモリ内容をビットチェインとして前記マイクロプロセッサの複数のピン上にシフトする工程と、(d)外部のクロック源から前記マイクロプロセッサの内部論理回路にクロックサイクルを供給する工程と、(e)前記現在のメモリ内容のデータまたは命令を、前記マイクロプロセッサのデータキャッシュまたは命令キャッシュにロードする工程と、(f)前記テストプログラムのメモリ内容が前記マイクロプロセッサのデータキャッシュと命令キャッシュに格納されるまで、連続するメモリ内容に対して前記工程(c)ないし工程(e)を繰返す工程と、(g)前記テストプログラムを実行する工程と、を備えるマイクロプロセッサの試験方法。
IPC (2件)：
G06F 11/22 360
, G01R 31/28
G06F 11/22 360 P
, G01R 31/28 G
