特許

J-GLOBAL ID：200903062330405415

半導体素子およびその製造方法

発明者： 黒川 敦
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平7-220464
公開番号（公開出願番号）：特開平9-064050
出願日： 1995年08月29日
公開日（公表日）： 1997年03月07日
要約：

【要約】【目的】 微細配線化が達成できる配線形成技術を提供する。【構成】 GaAs-MESFETを有するGaAsICの製造における配線の形成方法において、上層がAu層で下層がMo層となる低抵抗金属層と、この低抵抗金属層上に形成される耐ドライエッチング性の被膜(炭素層)を同一処理装置(スパッタ装置)によって連続的に形成し、その後前記耐ドライエッチング性の被膜をパターニングしてマスクを形成し、前記耐ドライエッチング性の被膜をマスクとして下層の低抵抗金属層をドライエッチングして配線を形成する。

請求項（抜粋）：

低抵抗金属層と、前記低抵抗金属層の上に形成された耐ドライエッチング性の被膜とからなる多層構造の配線を有することを特徴とする半導体素子。

IPC (4件)：

H01L 21/3213 ,  H01L 21/3205 ,  H01L 21/338 ,  H01L 29/812

FI (4件)：

H01L 21/88 D ,  H01L 21/88 R ,  H01L 21/88 M ,  H01L 29/80 B