特許

J-GLOBAL ID：200903062331226042

半導体記憶装置

発明者： 志波 和佳 ,  藤田 紀
出願人/特許権者： 株式会社日立製作所 ,  日立北海セミコンダクタ株式会社
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平6-163026
公開番号（公開出願番号）：特開平8-008350
出願日： 1994年06月22日
公開日（公表日）： 1996年01月12日
要約：

【要約】 (修正有)【目的】 記憶データの消去・書き込みに必要な消去電圧及び書き込み電圧を低電圧化し、フラッシュメモリ等の動作電源の低電圧化を図る。【構成】 記憶データの消去・書き込みをともにFNトンネル現象により行うとともに、制御ゲートCG及び浮遊ゲートFG間の層間絶縁膜IDを高誘電体により形成し、浮遊ゲートFG及びドレインD間ならびに浮遊ゲートFG及びソースS間のFNトンネル領域を、セルフアライニングによる薄膜ロコスLOCのエッチバックで露出されたドレイン拡散層ND1及びソース拡散層ND2の一部に形成する。これにより、制御ゲート及び浮遊ゲート間の容量を大きくし、浮遊ゲートとドレイン,ソースならびに半導体基板PSUBとの間の容量を小さくして、容量カップリング比を大きくする。また、ドレイン・半導体基板間のPN接合部上層でのゲート酸化膜GOXの厚みを大きくし、ドレインリーク電流を小さくする。

請求項（抜粋）：

所定のマスク層を用いて形成され同一列に配置される所定数のメモリセルの共通のソース又はドレインとなる拡散層と、レジスト除去後の上記マスク層を用いて上記拡散層の上層に形成される薄膜ロコスと、上記薄膜ロコスのエッチバックにより露出された上記拡散層の上記マスク層に近接する一部に形成されるトンネル領域とを含む2層ゲート構造型のメモリセルが格子状に配置されてなるメモリアレイを具備することを特徴とする半導体記憶装置。

IPC (6件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  G11C 16/02 ,  G11C 16/04 ,  H01L 27/115

FI (3件)：

H01L 29/78 371 ,  G11C 17/00 307 D ,  H01L 27/10 434