特許
J-GLOBAL ID：200903062334746918
静的遅延解析用並列処理システム
発明者：
出願人/特許権者：
代理人 (1件)：
▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平4-189872
公開番号（公開出願番号）：特開平6-012465
出願日： 1992年06月24日
公開日（公表日）： 1994年01月21日
要約：
【要約】【目的】 静的遅延解析処理の高速化を図る。【構成】 回路情報格納部1は回路素子および回路素子間の接続に関する情報を格納する。段数付け部2は回路情報格納部1に格納された情報を基に、回路内の全端子について遅延解析の対象となるパスの始点からの端子段数を求める。段数情報格納部3は段数付け部2で求められた回路内の全端子各々の端子段数を、全端子各々に対応付けて格納する。割り付け部4は段数情報格納部3に格納された回路内の全端子各々の端子段数を基に、複数の処理装置に割り付けられる同一段数の端子が略均等となるように割り付けを行う。【効果】 特定の処理装置における待ち時間の発生が少なく、並列性の高い、高速な処理が可能となる。
請求項（抜粋）：
論理回路の静的遅延解析を複数の処理装置を用いて並列に行う静的遅延解析用並列処理システムであって、前記論理回路上の各素子および前記各素子間の接続に関する回路情報を格納する回路情報格納手段と、前記回路情報格納手段の前記回路情報を基に前記各素子の端子各々のパスの始点からの端子段数を検出する検出手段と、前記検出手段の検出結果を基に同一の端子段数を有する端子を前記複数の処理装置に略均等に割り付ける割り付け手段とを設けたことを特徴とする静的遅延解析用並列処理システム。
IPC (2件)：
G06F 15/60 360
, G01R 31/28
