特許
J-GLOBAL ID：200903062344990957
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-001931
公開番号（公開出願番号）：特開平8-190786
出願日： 1995年01月10日
公開日（公表日）： 1996年07月23日
要約：
【要約】【目的】 BIテストで検出された不良アドレスに対応するメモリセルを容易に特定することができる半導体記憶装置を提供する。【構成】 すべてのメモリアレイ領域MAに同一構成のメモリアレイブロックMKを配置する。IO線制御回路2は、対応のローカル信号入出力線対LIO,/LIOの一端が上段のメモリアレイ領域MAの偶数番のビット線対BLP′に接続されたか下段のメモリアレイ領域MAの奇数番のビット線対BLPに接続されたかに応じて、そのローカル信号入出力線対LIO1,/LIO1の他端を逆相または正相でグローバル信号入出力線対GIO,/GIOの一端に接続する。すべてのメモリアレイ領域MAのメモリアレイブロックMKが同一の構成であるので、不良アドレスに対応するメモリセルを容易に特定することができる。
請求項（抜粋）：
電気的にデータの書換えが可能な半導体記憶装置であって、各々が、行列状に配列された複数のメモリセルと、各行に対応して設けられたワード線と、各列に対応して設けられたビット線対とを含み、前記ビット線の延在する方向に配列された複数のメモリアレイブロック、あるメモリアレイブロックの偶数番のビット線対と、そのメモリアレイブロックの一方方向に隣接するメモリアレイブロックの奇数番のビット線対とに共通に設けられたローカル信号入出力線対、前記複数のメモリアレイブロックに共通に設けられたグローバル信号入出力線対、外部から与えられるアドレス信号に従って、前記複数のメモリアレイブロックのうちのいずれかのメモリアレイブロックと、そのメモリアレイブロックに属するいずれかのメモリセルとを選択する選択回路、前記選択回路によって選択されたメモリセルに対応するビット線対を対応のローカル信号入出力線対の一端に接続する接続手段、前記接続手段によって前記ローカル信号入出力線対の一端に接続されたビット線対が前記あるメモリアレイブロックの偶数番のビット線対であるかそのメモリアレイブロックの一方方向に隣接するメモリアレイブロックの奇数番のビット線対であるかに応じて、前記ローカル信号入出力線対の他端を逆相または正相で前記グローバル信号入出力線対の一端に接続する切換手段、および前記グローバル信号入出力線対の他端と外部との間でデータ信号の入出力を行なうためのデータ入出力回路を備える、半導体記憶装置。
IPC (2件)：
G11C 11/401
, G11C 29/00 303
